专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

`timescale 1ns/1ns
module sequence_detect(
	input clk,
	input rst_n,
	input a,
	output reg match
	);

	reg [7:0] a_tem ; 

	always @ (posedge clk or negedge rst_n) begin 
		if (~rst_n) match <= 1'b0 ; 
		else if (a_tem == 8'b0111_0001) match <= 1'b1 ; 
		else match <= 1'b0 ; 
	end

	always @ (posedge clk or negedge rst_n) begin 
		if (~rst_n) a_tem <= 8'b0000_0000 ; 
		else a_tem <= {a_tem[6:0], a} ; 
	end
  
endmodule