边缘检测，检查数据变化，用异或实现

 

对于 8 位矢量中的每个位，检测输入信号何时从一个时钟周期变为下一个时钟周期（检测任何边沿）。输出位应在发生 0 到 1 转换后设置周期。

以下是一些示例。为清楚起见，in[1] 和任意边缘 [1] 分别显示

module top_module (
    input clk,
    input [7:0] in,
    output [7:0] anyedge
);
    reg [7:0] in_reg;
    always@(posedge clk) begin
       in_reg <= in;
        anyedge <= in_reg ^ in;
    end
endmodule