图中， CLK+/- 是采样时钟信号， DQd ， Did ， DQ ， DI 是 ADC 的数据线， DCLKI+/-

是通道 I 的数据同步输出时钟。由图可知， ADC 工作在双边沿采样模式，多路复用模

式时，完成 4 次转换后，数据依次轮流输出至 DQd ， Did ， DQ ， DI 。同时在 DCLK+/-

上输出一个转换时钟二分频的信号，这里为 250MHz 。

由于数据位宽是 12bit ，但是 DDR3 SDRAM 模块的 FIFO 宽度为 256bit ，两者不

成整数倍关系。这里解决办法是把各个数据通道的 12bit 扩展成 16bit ，然后分别保存

至小的 FIFO 里，再用一个 FIFO 输出 256bit 的数据宽度。数据流缓存框图如图 4.3 所

示。其中， FIFO1~FIFO4 是读写位宽都为 16bit 的同步 FIFO ， FIFO 时钟为 ADC 芯片