在过去几年，SoC几乎成了智能汽车行业皇冠上的明珠。汽车芯片从通用型、分散化的单一功能芯片（MCU）快速转向集成化的多功能SoC（System on Chip）芯片。

比如，在智能座舱领域，CPU算力用于提高任务处理能力，还需要GPU算力来处理视频等非结构化数据，高效的AI算力来满足智能化交互体验要求，从而提升人机交互体验。这些不同的IP核组成了性能强大的SoC。

事实上，在高性能计算、消费类电子、通信与汽车应用领域中， SoC也一直是一种主要的芯片产品形态。同时，芯片设计公司会根据不同的系统规格和应用场景，采用不同类型的IP进行组合，并搭配自主研发的定制IP。

而在SoC的背后，不同的制程工艺在一定程度上决定了硬件性能的上限。比如，与10nm工艺相比，7nm工艺性能提升20%，能效提升40%，晶体管密度提升到1.6倍，实现性能与能效的双重提升。

然而，随着先进制程迭代到5nm、3nm，摩尔定律（单位平方英寸上晶体管的数量，每隔18～24个月就将翻一番）逐渐趋缓，先进制程的开发成本及难度提升。

目前，半导体行业的共识是，先进制程的流片费用越来越高昂，流片成功率也变得越来越低；同时，芯片良品率也开始大幅下降。而相比于手机赛道，汽车行业正处于智能化加速提升的周期，对于芯片的性能要求被无限放大。

此外，以特斯拉为代表的车企自研芯片趋势盛行，不同车企对于计算平台的同质化，仍然是有所顾忌。比如，在座舱领域，高通近乎垄断的格局，也让更多的车企和芯片厂商在思考替代方案。

一方面，对于芯片厂商来说，继续选择单芯片、更先进制程工艺，还是选择Chipet（小芯粒高速互联）方案，是一个战略抉择。目前来看，后者正在成为主流趋势。

举个简单的例子，在Chiplet的系统级架构设计下，通过2.5D/3D堆叠等先进封装技术，使用10nm工艺制造出来的芯片可以达到7nm芯片的集成度，同时研发投入和一次性生产投入则比7nm芯片的投入要少的多。

此外，模块化的芯粒可以减少重复设计和验证环节，降低芯片的设计复杂度和研发成本，加快产品的迭代速度。同时，降低对先进工艺制程的依赖，对于车载应用市场来说，本身也是一种降本策略。

众所周知，特斯拉在全球率先启用AMD的座舱计算平台方案（Ryzen APU和基于AMD RDNA 2架构的GPU），后者便是Chiplet技术应用的排头兵，从2015年就开始布局相关技术产品落地。

比如，在AMD的Ryzen 3000系列CPU上，每4个CPU核心组成一个CCX，两个CCX构成一个CCD——也就是一片die/chiplet。多个CCD，外加I/O die，就构成了完整的芯片。

去年，AMD正式发布了采用RDNA 3架构的新一代旗舰GPU，这是该公司首度在GPU产品中采用Chiplet技术，拥有多达580亿个晶体管，每瓦特性能提升了54%，并且提供高达61TFLOP的算力。

而这只是第一步。

按照计划，AMD将寻求在芯片设计方面更符合客户喜好的产品，比如，基于Chiplet技术，客户可以灵活配置第三方IP（基于不同工艺）。尤其是汽车智能化的需求不断释放，未来异构集成（比如，X86、Arm和RISC-V同时并存）的模式，或许会成为市场主流。

看到这个机会的，还有英伟达。该公司此前推出的NVIDIA® NVLink®-C2C，也是一种超高速的芯片到芯片、裸片到裸片的互连技术，支持定制裸片与NVIDIA GPU、CPU、DPU、NIC和SOC之间实现一致的互连。

借助先进封装技术，NVLink-C2C互连链路的能效最多可比PCIe Gen 5高出25倍，面积效率高出90倍，可实现每秒900GB乃至更高的一致互联带宽。

“为应对摩尔定律发展趋缓的局面，必须开发小芯片和异构计算。“站在英伟达的角度，这家已经在自动驾驶赛道占据先发优势的芯片巨头，同样觊觎市场规模巨大的跨域市场。

比如，英伟达去年正式亮相的“超级汽车芯片（DRIVE Thor）”，单颗芯片算力达到2000TFLOPS，并通过多颗芯片的NVLink-C2C互连来支持多域计算，以分离自动驾驶等关键安全功能和信息娱乐等功能的处理。

有意思的是，2024年量产、2025年上车的最新一代DRIVE Thor采用的是5nm制程，这一工艺早在2020年就已经开始量产。而英伟达与联发科的联姻，更是将Chiplet进一步推向舞台中央。

5月29日，英伟达与联发科宣布，双方将共同为新一代智能汽车提供解决方案，合作的首款芯片锁定智能座舱，预计2025年问世，并在2026年至2027年投入量产。

在这款芯片设计上，联发科将开发集成英伟达GPU芯粒的SoC，搭载NVIDIA AI和图形计算IP，基于chiplet实现主芯片与GPU芯粒间高速互连。

而从车企端来看，一方面，定制化需求正在出现，车企越来越多开始与上游芯片设计公司进行互动，提出自己的明确需求。但后者，更多是通过提供工具链以及构建Tier1生态伙伴圈，来协助车企加速系统开发。

同时，并不是所有的芯片厂商都可以像英伟达、高通那样通过多个规模化的应用市场来平摊高昂的先进制程工艺芯片的研发成本。

另一方面，结合智能座舱以及智能驾驶辅助算力的快速增长，算力预埋、生命周期内OTA不断升级的驱使下，市场迫切需要兼具大算力、高性价比、灵活可扩展的车载芯片平台。

在芯砺智能看来，芯粒（Chiplet）技术的出现，也意味着通过架构创新实现算力跨越成为可能。而在高工智能汽车研究院看来，由于不同车企的产品定位差异，实际上对于芯片的性能要求并不相同。

但，现实情况是，市面上能拿到的芯片，都是标准化的产品。车企只能在功能定义、软件算法层面进行差异化的开发，同时，产品路线图必须与芯片厂商保持一致。此外，为了拿到最新一代产品的首发，车企往往需要支付不菲的费用。

这就给了Chiplet技术以及类似芯砺智能这样的车载智能芯片平台供应商新的机会。在这种全新的芯片开发模式下，芯砺智能可以根据不同数量、种类的芯粒所组合而成的芯片，满足市场和不同客户对芯片算力的多样化需求。

6月15日，芯砺智能自主研发的Die-to-Die Interconnect IP拿到了ISO 26262 ASIL-D Ready认证证书，这意味着，该公司的IP满足最高功能安全要求，可以应用在安全性要求最高的车载场景。

而Chiplet技术的核心之一，就在于如何实现小芯粒间的高速互联，从而实现大带宽下的多芯片算力合并，完成异构复杂高性能SoC的高效集成。

同时，智能汽车电子架构从分布式ECU到集中式多域控制器，再到未来的中央计算平台（舱驾一体）演进，Chiplet技术更是具备了独特的优势。

目前，中央计算的解决方案主要分为三种，一是类似英伟达Thor、高通Flex这样的超大算力SoC；二是采用不同厂商的SoC进行组合，比如A厂商的座舱SoC+B厂商的智驾SoC+C厂商的高性能MCU；第三种就是Chiplet技术方案。

而中央计算架构的特点之一就是不确定性。由于平台所要实现的功能非常复杂，集成度持续处于不断提升的特点，意味着，通用芯片不足以承载不同车企的需求定义。

在一些行业人士看来，对于汽车行业来说，Chiplet是定制汽车SoC的一种方式。最重要的是，这种方式可以让车企重新获得架构控制权，并决定计算平台需要如何扩展。

而在成本方面，以AMD为例，通过Chiplet的设计思路，除了能够降低40%的制造成本，还可以更加灵活地销售服务器芯片，根据需要添加和移除小芯片，并能针对不同的功能选项制定不同芯片的价格区间。