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前言
好久没有写前端设计系列的博客了,这次因为要在系统里加入时钟分频器因此复习一下sdc中关于生成时钟的约束语法,以下内容来自《综合与时序分析的设计约束》和一些自己的理解。
生成时钟
在sdc约束中,由端口输入的时钟使用create_clock进行约束,其语法为:
create_clock -period period_value
[source_objects]
[-name clock_name]
[-waveform edge_list]
[-add]
[-comment comment_string]
而在内部生成的时钟,则通过create_generated_clock进行约束,其语法为:
create_generated_clock -source clock_source_pin
[source_objects]
[-master_clock master_clock_name]
[-name generated_clock_name]
[-edges edge_list]