verilog练习——时序逻辑

news2024/11/24 2:17:04

目录

VL21 根据状态转移表实现时序电路

VL22 根据状态转移图实现时序电路

VL23 ROM的简单实现

VL24 边沿检测


VL21 根据状态转移表实现时序电路

题目分析:

1、使用三段式状态机,实现更为方便和简洁。

2、三段式和(一段式、二段式)对比:

        优点:
                (1)时序逻辑和组合逻辑分开,便于分析。
                (2)利于综合软件的分析和优化。
                (3)代码简介明了,便于维护。

        缺点:
                (1)代码结构相较两段式复杂。
                (2)采用时序逻辑输出避免了亚稳态,但是增加了触发器的使用。

数字IC笔面基础,师傅领进门,修行靠个人——人人心中都有一个状态机(状态机简介及Verilog模板)_HFUT90S的博客-CSDN博客

三段式状态机模板:

第1段:描述状态转移(时序逻辑)

第2段:描述状态转移的条件和规律(组合逻辑)

第3段:描述状态输出(组合/时序逻辑)

 代码实现:

module seq_circuit(
      input                A   ,
      input                clk ,
      input                rst_n,
 
      output   wire        Y   
);

//三段式状态机

//状态定义        
localparam IDLE = 2'b0;    //初态
localparam s0 = 2'b01;
localparam s1 = 2'b10;
localparam s2 = 2'b11;

reg [1:0] CS;	//现态
reg [1:0] NS;	//次态

//描述状态转移(时序逻辑)
always @(posedge clk or negedge rst_n)begin
	if(!rst_n)
		CS <= IDLE;
	else 
		CS <= NS;
end

//描述状态转移的条件和规律(组合逻辑)
always @(*)begin
	case(CS)
		IDLE:	if(!A)
					NS = s0;
				else
					NS = s2;
		s0  :	if(!A)
		        	NS = s1;
		        else
		        	NS = IDLE;
		s1  :	if(!A)
		        	NS = s2;
		        else
		        	NS = s0;
        s2  :	if(!A)
		        	NS = IDLE;
		        else
		        	NS = s1;
		default: NS = IDLE;
	endcase      	
end

//描述状态输出(组合/时序逻辑)
assign Y = ((CS == IDLE)|(CS == s0)|(CS == s1))?0:1;

endmodule

VL22 根据状态转移图实现时序电路

题目分析:

VL22和VL21同理,只不过从状态转移表换成了状态转移图,细心一点就没问题,用的还是三段式状态机。

说明:→上表示“C/Y”,圆圈内为现态,→指向次态。

代码实现:

`timescale 1ns/1ns

module seq_circuit(
   input                C   ,
   input                clk ,
   input                rst_n,
 
   output   wire        Y   
);

//三段式状态机

//状态定义
localparam IDLE = 2'b0;
localparam s0 = 2'b01;
localparam s1 = 2'b10;
localparam s2 = 2'b11;

reg [1:0] CS;	//现态
reg [1:0] NS;	//次态

//描述状态转移(时序逻辑)
always @(posedge clk or negedge rst_n)begin
	if(!rst_n)
		CS <= IDLE;
	else 
		CS <= NS;
end

//描述状态转移的条件和规律(组合逻辑)
always @(*)begin
	case(CS)
		IDLE:	if(!C)
					NS = IDLE;	//0
				else
					NS = s0;	//0
		s0  :	if(!C)
		        	NS = s2;	//0
		        else
		        	NS = s0;	//0
		s1  :	if(!C)
		        	NS = IDLE;	//0
		        else
		        	NS = s1;	//1
        s2  :	if(!C)
		        	NS = s2;	//1
		        else
		        	NS = s1;	//1
		default: NS = IDLE;
	endcase      	
end

//描述状态输出(组合/时序逻辑)
assign Y = ((CS == s2) | ((CS == s1)& (C == 1)))?1:0;

endmodule

VL23 ROM的简单实现

题目描述:

        ①实现一个深度为8,位宽为4bit的ROM,数据初始化为0,2,4,6,8,10,12,14。可以通过输入地址addr,输出相应的数据data。

        ②使用Verilog HDL实现以上功能并编写testbench验证。

代码实现:

module VL23_rom(
	input clk,
	input rst_n,
	input [7:0]addr,
	
	output [3:0]data
);

//定义一个深度为8 宽度为4的数组
reg [3:0] memory [7:0];	

always @(posedge clk or negedge rst_n)begin
	if(!rst_n)begin
		memory[0] <= 4'b0;
		memory[1] <= 4'b0;
		memory[2] <= 4'b0;
		memory[3] <= 4'b0;		
		memory[4] <= 4'b0;
		memory[5] <= 4'b0;		
		memory[6] <= 4'b0;
		memory[7] <= 4'b0;		
	end
	else begin
		memory[0] <= 4'd0;
		memory[1] <= 4'd2;
		memory[2] <= 4'd4;
		memory[3] <= 4'd6;		
		memory[4] <= 4'd8;
		memory[5] <= 4'd10;		
		memory[6] <= 4'd12;
		memory[7] <= 4'd14;		
	end		
end

assign data = 	(addr == 8'd0)?memory[0]:
				(addr == 8'd1)?memory[1]:	
				(addr == 8'd2)?memory[2]:
				(addr == 8'd3)?memory[3]:				
				(addr == 8'd4)?memory[4]:
				(addr == 8'd5)?memory[5]:
				(addr == 8'd6)?memory[6]:
				(addr == 8'd7)?memory[7]:0;
endmodule

仿真文件:

module tb_VL23_rom;

	// Inputs
	reg clk;
	reg rst_n;    
	reg [7:0] addr ;                
 
	// Outputs
	wire [3:0] data;
 
	// Instantiate the Unit Under Test (UUT)
	VL23_rom uut (
		.clk(clk), 
		.rst_n(rst_n), 
		.addr(addr), 
		.data(data)
	);
 
	initial begin
		// Initialize Inputs
		clk = 0;
		rst_n = 0;
		addr = 0;
 
		// Wait 100 ns for global reset to finish
		#100;
		rst_n = 1'b1;
		
		#100;
		addr = 4'd6;		
 
		#100;						//#100  addr = 4'd5;  
		addr = 4'd5;				//代表100ns后addr由上一个状态4'd6 变为此时的状态4'd5
		
		#100;
		addr = 4'd4;	
 
		#100;		
		addr = 4'd3;
		
		#100;
		addr = 4'd2;
		
		#100;				
		addr = 4'd1;		
		
		// Add stimulus here
	end
	
	always #10 clk=~clk;
 
endmodule

仿真图片:

VL24 边沿检测

题目描述:

        边沿检测:有一个缓慢变化的1bit信号a,编写一个程序检测a信号的上升沿给出指示信号rise,当a信号出现下降沿时给出指示信号down。
        注:rise,down应为单脉冲信号,在相应边沿出现时的下一个时钟为高,之后恢复到0,一直到再一次出现相应的边沿。

代码实现:

module VL24_edge_detect(
	input clk,
	input rst_n,
	input a,
	
	output reg rise,
	output reg down
);

	
reg b,c;
wire posedge_flag;
wire negedge_flag;	

always @(posedge clk or negedge rst_n)begin
	if(!rst_n)begin
		b <= 1'b0;
		c <= 1'b0;
	end
	else begin
		b <= a;
		c <= b;		
	end
end
	
assign posedge_flag = ~c & b;	
assign negedge_flag = c & ~b;	
	
always @(*)begin
	if(posedge_flag)
		rise <= 1'b1;		
	else if(negedge_flag)
		down <= 1'b1;
	else begin	
		rise <= 1'b0;	
		down <= 1'b0;
	end
end	
	
endmodule

仿真文件:

module tb_VL24_edge_detect;
 
	// Inputs
	reg clk;
	reg rst_n;    
	reg a;                
 
	// Outputs
	wire rise;
	wire down;
				
	// Instantiate the Unit Under Test (UUT)
	VL24_edge_detect uut (
		.clk(clk), 
		.rst_n(rst_n), 
		.a(a), 
		
		.rise(rise),
		.down(down)
	);
 
	initial begin
		// Initialize Inputs
		clk = 0;
		rst_n = 0;
		a = 0;
 
		// Wait 100 ns for global reset to finish
		#100;
		rst_n = 1'b1;
		
		#100;
		a = 1;		
 
		#300;						
		a = 0;				
		
		#300;
		a = 1;
		
		#300;				
		a = 4'd0;		
		
		// Add stimulus here
	end
	
	always #10 clk=~clk;
 
endmodule

仿真图片:


哈哈哈,结束啦!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处:http://www.coloradmin.cn/o/58867.html

如若内容造成侵权/违法违规/事实不符,请联系多彩编程网进行投诉反馈,一经查实,立即删除!

相关文章

C++GUI之wxWidgets(2)-hello,world

目录wxWidgets的头文件事件main入口函数状态栏事件处理程序wxWidgets的头文件 首先必须包含wxWidgets的头文件。 1、可以在一个文件一个文件的基础上完成(如wx/window.h) 2、使用一个全局包含(wx/wx.h)&#xff0c;其中包括大多数常用的头文件(虽然不是所有的头文件&#xff0…

单变量微积分重点(1)

1.单调有界定理 若数列递增有上界&#xff0c;则数列收敛&#xff08;递减同样&#xff09; 2.海涅定理&#xff08;归结原则&#xff09; 说明&#xff1a;对于任何的属于空心邻域的数列&#xff0c;而且这些数列的极限都是x0. 3.两个重要极限&#xff1a; 4.11个重要极限 导…

基于PHP+MySQL托管中心管理系统的设计与实现

随着在校学生人数的不断增加,学生的数量也在不断的增加,但是很多时候因为父母工作忙没时间,以及一些其他的原因没办法对学生间辅导,这就诞生了托管中心这一行业,但是传统的托管中心多是人工手动的模式进行管理的,这很不科学也不合理,为了改变这一现状,我们开发了托管中心管理系…

SpringBoot_整合Mybatis-plus

一、入门案例 1.准备表结构和数据 准备如下的表结构和相关数据 DROP TABLE IF EXISTS user; ​ CREATE TABLE user (id BIGINT(20) NOT NULL COMMENT 主键ID,name VARCHAR(30) NULL DEFAULT NULL COMMENT 姓名,age INT(11) NULL DEFAULT NULL COMMENT 年龄,email VARCHAR(50) …

Java项目:SSM的KTV管理系统

作者主页&#xff1a;源码空间站2022 简介&#xff1a;Java领域优质创作者、Java项目、学习资料、技术互助 文末获取源码 项目介绍 主要功能包括&#xff1a; 登陆页,房间信息,房间管理,开取房间,房间查询,会员管理,食物管理,查看订单,查询订单,查看房间消费使用情况等功能。…

随笔荟萃 | sincerity

我们在第一学期中&#xff0c;有一堂经济政治与社会课上&#xff0c;老师给我们讲到共建社会主义和谐社会时&#xff0c;我们现在的社会需要更多的人参与&#xff0c;我又想起班主任陆坚老师对我们全班同学所说的话就是&#xff1a;“我们先做人后做事。”我们如何做人、做人的…

7.7 网络(一)

目录 一 网络是个什么玩意 1 网络很重要&#xff0c;发展很迅速 2 网络是一个很泛的概念 3 我们介绍什么 二 网络技术 1 网络架构 2 网络传输 3 网络安全与管理 网络是操作系统中很重要的一个模块&#xff0c;特别是在现代操作系统中。另外&#xff0c;网络也是软件开发人员必须…

基于PHP+MySQL简历模板下载管理系统

随着时代的发展和进步&#xff0c;互联网络日益成为大众生活的发展方向&#xff0c;每年都有大量的毕业生需要求职&#xff0c;在求职的过程中简历是必不可少的一个环节&#xff0c;但是很多时候求职人员不知道如何更好的制作一份简历&#xff0c;这个情况就需要到网上寻找对应…

OpenCV3图像处理笔记

此笔记针对 Python 版本的 opencv3&#xff0c;c 版本的函数和 python 版本的函数参数几乎一样&#xff0c;只是矩阵格式从 ndarray 类型变成适合 c 的 mat 模板类型。注意&#xff0c;因为 python 版本的opncv只提供接口没有实现&#xff0c;故函数原型还是来自 c版本的opencv…

PlanarSLAM:基于结构化约束的视觉SLAM

1. 摘要 在我们所熟知经典SLAM系统&#xff0c;以ORB-SLAM为代表的通过特征点法在相机位姿估计方面有很好的表现&#xff0c;但在一些人为构造的弱纹理环境下&#xff0c;由于缺少可靠的特征点的缘故&#xff0c;导致表现性能下降。 针对此种问题&#xff0c;作者通过根据周围…

介绍两个LVGL开发工具,让你做出更好的UI

环境 V公众号南山府嵌入式回复4001获取 NXP GUI-Guider 介绍的第一个就是恩智浦官方提供的&#xff0c;现在已经更新到1.4.1版本&#xff0c;相对前面的版本&#xff0c;变化还是挺大的&#xff0c;无论是界面设计还是其他的做的都挺不错的。而且特别好的一点是&#xff0c;支…

深度学习之初识篇——小白也能跑通的深度学习万能框架【重点】

目录深度学习环境配置点击下载深度学习环境数据集准备使用自己标注的数据集使用标注软件数据准备VOC标签格式转yolo格式并划分训练集和测试集部署和训练深度学习项目克隆项目获得预训练权重训练自己的模型启用tensorbord查看参数每文一语本文是作为后续跑深度学习的一个案例教程…

K - Kingdom‘s Power 贪心,E-奇环_牛客练习赛106 二分图 鸽笼原理,F-座位_概率期望,G-交换_dp​​​​​​

K - Kingdoms Power 贪心 一开始想的是要想路程最小&#xff0c;那么他一定是先去征服size最小的子树是最好的&#xff0c;然后就wa了&#xff0c;正解应该是按照深度来贪心&#xff0c;对于一个节点u的子节点&#xff0c;按照u走完子节点的步数进行排序&#xff0c;先从步数小…

年产3000吨冲压型果味硬糖生产车间工艺设计

目 录 摘 要 I Abstract II 1绪论 1 1.1选题概述 1 1.2市场分析 2 1.3设计参数和质量标准 3 1.3.1主要设计参数 3 1.3.2质量标准 3 2工艺流程设计 5 2.1工艺流程图 5 2.2工艺说明 5 2.2.1领料 5 2.2.2化糖 5 2.2.3过滤 6 2.2.4真空熬制 6 2.2.5冷却 6 2.2.6加辅料、调和 7 2.2.…

使用主成分分析进行模态分解(Matlab代码实现)

&#x1f468;‍&#x1f393;个人主页&#xff1a;研学社的博客 &#x1f4a5;&#x1f4a5;&#x1f49e;&#x1f49e;欢迎来到本博客❤️❤️&#x1f4a5;&#x1f4a5; &#x1f3c6;博主优势&#xff1a;&#x1f31e;&#x1f31e;&#x1f31e;博客内容尽量做到思维缜…

HTML入门零基础教程(五)

嗨&#xff0c;大家好&#xff0c;我是异星球的小怪同志 一个想法有点乱七八糟的小怪 如果觉得对你有帮助&#xff0c;请支持一波。 希望未来可以一起学习交流。 目录 一、图像标签 1.图像标签 2.图标标签的其它属性 3.图像标签属性注意点&#xff1a; 一、图像标签 1.…

Unity工具 - 快捷任务栏(Taskbar)

在实际项目中&#xff0c;我们会使用很多的工具。根据工具的来源&#xff0c;可以分为&#xff1a;工程内工具&#xff0c;工程外工具。 工程内的工具&#xff1a;多数是由Unity 提供IMGUI工具包实现的&#xff0c;它使用OnGUI函数以及实现它的脚本来绘制和管理用户界面&#x…

【云服务器 ECS 实战】云服务器新手指南(配置+使用详解)

一、写在前面二、ECS 云服务是什么三、云服务器的购买与配置购买云服务器密码与安全组配置远程连接配置&#xff0c;使网络用户可以访问到服务器在服务器部署自己的网页一、写在前面 谈起云计算&#xff0c;相信大家都不陌生&#xff0c;可以说它已经颠覆了我们生活中的很多应…

Tomcat服务器的简介

文章目录1.概念1.1 什么是Web服务器&#xff1f;1.2 静态资源和动态资源1.3 常用服务器产品2. Tomcat的安装2.1 下载2.2 解压安装2.3 Tomcat的目录结构2.4 Tomcat服务器的启动和关闭3.项目部署及访问静态资源3.1 创建项目3.2 web项目部署1.概念 1.1 什么是Web服务器&#xff1…

Vue 官方文档2.x教程学习笔记 1 基础 1.4 模板语法 1.4.2 指令

Vue 官方文档2.x教程学习笔记 文章目录Vue 官方文档2.x教程学习笔记1 基础1.4 模板语法1.4.2 指令1 基础 1.4 模板语法 1.4.2 指令 指令 (Directives) 是带有 v- 前缀的特殊 attribute。 指令 attribute 的值预期是单个 JavaScript 表达式 (v-for 是例外情况&#xff09;。…