字信号的转换 。 系统通过 40 针扩展口实现 AD7606 与 ZYNQ 的高速通信 。 接口位于 ZYNQ 的 PL 部分 ， 采用

Verilog 代码编写接口控制器程序实现 AD 采集控制功能后封装为 IP 核 ， 主要设计包括 AD 的复位 、 时钟 、 采

样率 、 片选 、 FIFO 数据缓存器以及 AXI 协议例化 。 调用 Xilinx 官方 IP 核 AXI-DMA 将 PL 数据传输至 PS 的

DDR 存储器中 。 ARM 驱动 URAT 或者 HDMI 端口将数据传输给终端显示出来 。 AD 控制器先将采集数据缓

存到 FIFO 中 ， 从 FIFO 中读出数据后转换为 AXI-stream 流数据格式 ， 如此可以加快数据处理速度 ， 降低数

据对时序的影响 ， 系统采用 AXI-stream register slice 模块提升接口时序 。 系统采用异步时序设计 ， ADC 配置

时钟频率为 50 MHz ， AXI 总线时钟为 100 MHz ， 数据显示时钟为 150 MHz ， 按照输入到输出倍增的方式设

置时钟 ， 可有效防止缓存模块的数据溢出 。

2

数据采集系统的硬件设计

2.1 ZYNQ 简介

ZYNG 是 Xilinx 推出的新一代 （ all-programmable system-on-chip ， SoC ） 全面可编程片上系统 。 本质特征

是组合了一个双核 ARM Cortex-A9 处理器 ， 简称 PS 和一个传统的现场可编程门阵列 （ field programmable

gate array ， FPGA ） 逻辑部件简称 PL [13] 。 芯片集成了 AMBA AXI4 互联 ， 内部存储器 ， 外部存储器和外设 。 外设

主要包括 USB 总线 、 以太网 、 SD 接口 、 UART 接口 、 HDMI 口 、 GPIO 口等 [14-15] 。 具有高达 6.25 MHz 的逻辑单元

以及 766 MHz 的内部时钟 ， 能够实现硬件加速和可扩展性 ， 充分满足了系统设计的实时性和高精度 。

2.2 AD7606 控制器设计

AD7606 采用 +5 V 单电源供电 ， 片内集成输入放大器 、 过电压保护 、 二阶模拟抗混叠滤波器 、 模拟多

路复用器 、 16 位 200 kbps SAR ADC 和一个数字滤波器 ， 2.5 V 基准电压缓存以及高速串行口和并行口 ， 可

实现 8 通道同步采样 ， 所有通道均以高达 200 kbps 的吞吐率采样 [16] 。 AD 控制器如图 2 所示 ， 外部信号通过

ad_data[15 ∶ 0] 端口进入 AD 控制器 。 未连接的端口采用 Verilog 代码编程控制 ， 根据时序特性设计转换过程 ，

ad_convstad 端口信号上升沿启动时 8 通道同步采样 ， 端口 ad_busy 为高电平时表示信号正在转换 ， 当端口

ad_busy 信号为下降沿时表示 ad_rdd 读信号端口可以启动 ， 控制器可读取数据总线中 8 个通道的采集数据 。

ad_cs 端口控制数据读片选 。 ad_os 为 AD 内部数字滤波器采样倍率选择端口 ， 共有 8 种倍率选择 ， 控制器可

以通过此端口选择是否使用滤波器 ， 以达到更高的测量精度 。 系统通过 DMA 将 ADC 采集数据传输到 DDR

中 , 端口 M00_AXIS[15:0] 为数据输出通道接口 ， 传输数据为流式数据 ， 在设计时需要将 ADC 数据转换为 AX

IS 流数据 。 由于 ADC 时钟与 AXIS 的时钟频率不同 ， 需要在 ADC 中添加 FIFO 进行跨时钟域处理 ，起到缓冲