随着时钟频率的提高，发现并解决信号完整性问题成为产品开发的关键。成功的秘诀是精通信号完整性分析技术，并能采取高效设计过程以消除这些问题。只有熟地运用新的设计规则、新的技术和新的分析工具，才能实现高性能设计，并日益缩短研发周期。

在高速产品中,物理设计和机械设计都将导致信号完整性问题。

图1.1印制电路板(Printed Cireuit Board,PCB)上一段简单的2inФ长的线条如何影响典型驱动器的信号完整性。

1.1 信号完整性、电源完整性与电磁兼容的含义

    在时钟频率只有10MHz的年代,电路板或封装设计的主要挑战就是如何在双层板上布通
所有信号线,以及如何在组装时不破坏封装。由于互连线并未影响过系统性能,所以互连线本
身的电气特性并不重要。在这种意义下,可以说“对信号而言,过去的互连线是畅通透明的”。
例如，如果一个器件输出一个上升边约为10ns且时钟频率为10MHz的信号,那么即使
是最粗糙的互连线,电路也可以正常工作。由手工连线而成的样机与最终规范布线的印制板
产品一样都能正常工作。
但是，现在的时钟频率提高了，信号上升边也已普遍变短。对于大多数电子产品而言，当
时钟频率超过100MHz或上升边小于1ns时,信号完整性效应就变得重要了，通常将这种情
况称为高频领域或高速领域。这些术语意味着在互连线对信号不再透明的产品与系统中，如
果不小心就可能出现一种或多种信号完整性问题。
从广义上讲,信号完整性指的是在高速产品中由互连线引起的所有问题。它主要研究当
互连线与数字信号的电压、电流波形相互作用时，其电气特性如何影响产品的性能。
可以将所有这些问题归结为以下三类。在这三类问题之间也存在着相当大的重叠:
1.信号完整性(Signal Integrity,SI),指信号波形的失真;
2.电源完整性(Power Integrity,P),主要指为有源器件供电的互连线及各相关元件上的
噪声:
3.电磁兼容(ElectroMagnetic Compatibility,EMC),主要指产品自身产生的电磁辐射和由外
场导入产品的电磁干扰。
对于一款合格的产品而言，在设计过程中，上述三类电性能问题都需要考虑。

电磁兼容：整个电磁兼容领域实际上围绕着两个问题的解决方案:其一是产品自身产生了大量的电磁辐射，进入外界;其二是源于外界的辐射严重干扰了产品。电磁兼容是产品的工程解决方案，该方案要将产品对外的电磁辐射维持在要求的限度内，同时产品又不易受到外界电磁辐射的影响。
当讨论解决方案时，我们就说电磁兼容:当讨论辐射问题时，我们就说电磁干扰(Electro-Magnetic Interference，EMI)。通常,电磁兼容既与通过电磁辐射的测试有关，又与通过耐辐射敏感度的稳健性测试有关。这是非常重要的观点,因为有一些电磁兼容解决方案仅仅是为了通过认证测试才引人的。

电源完整性：与电源分配网络(Power Delivery Network，PDN)相关的问题。电源分配网络包括从稳压模块( Voltage Regulator Module，VRM)到片上电压分配轨道之间的所有互连线例如板级和封装级的电源/地平面、连接到封装的板级过孔、连接到芯片焊盘上的互连线等还包括与 PDN 相连的电容器等各种无源元件。

PDN为片上内核的电源轨道V馈电是一个专门的电源完整性问题,但是电源完整性问题和信号完整性问题之间存在很多重叠。这主要是因为信号的返回路径直接使用了PDN中的互连,影响这些结构的所有因素都将同时影响信号质量和电源质量。

信号完整性：在信号完整性领域中,通常信号完整性问题与噪声问题或者时序问题相关。这两类问题都可能引起接收端的误触发或误码。
时序本身就是一个复杂的研究领域。在一个时钟周期内，必然发生一定数量的操作，必须在预算中划分某段较短的时间，并分配给各种不同的操作。例如，分配一些时间给门翻转、将信号传送至输出门、等待时钟进入下一级门、等待门读出输人端的数据等。

以上列出的每一种效应,都与信号完整性/电源完整性/电磁兼容领域中如下所示的6种类型的问题之一有关:

1.单一网络的信号失真;
2.互连线中频率相关损耗引起的上升边退化;
3.两个或多个网络之间的串扰;
4.作为串扰特殊形式的地弹和电源弹:
5.电源和地分配中的轨道塌陷;
6.来自整个系统的电磁干扰和辐射。
这6种类型如图1.3所示。一旦知道与6种问题相关的根源,找出和解决这种问题的一般方案就显而易见了。这就是能把各种信号完整性/电源完整性/电磁兼容问题分为以上6种类型的原因。

这些问题在所有互连线中都起作用，小到芯片中的连线,大到板级连接电缆及任何位置之间
的互连线。原理和效应是一样的,各个物理结构的不同之处是具体的几何特征尺寸和材料特性。

1.2 单一网络的信号完整性

  网络由系统中所有连接在一起的金属组成。例如，从时钟芯片的输出引脚引出的线条与其他3个芯片相连，连接这4个引脚的每条金属可认为属于同一个网络。另外，网络不仅包括信号路径，还包括信号电流的返回路径。
互连线引起单一网络上信号失真的共性问题分为三个方面。

第一个方面就是反射： 

​​​​​​​引起反射的唯一原因是信号遇到的瞬时阻抗发生改变。信号感受到的瞬时阻抗与信号路径和返回路径的物理特性有很大的关系。图1.4给出了电路板上的两个不同网络。
当信号从信号驱动器输出时,构成信号的电流和电压将互连线看成一个阻抗网络。当信号沿着网络传播时,它不断感受到互连线引起的瞬时阻抗变化。如果信号感受到的阻抗保持不变，则信号保持不失真。然而，一旦阻抗发生变化,信号就在变化处产生反射，并在通过互连线的剩余部分时继续失真。如果阻抗改变程度足够大，那么失真将导致误触发。

任何改变横截面或网络几何结构的特征都会改变信号所感受到的阻抗。引起阻抗变化的所有特征称为突变,每个突变将导致信号原始的纯净形状在某种程度上发生失真。使信号所感受到的阻抗发生改变的情况来自以下几点:

1.互连线末端;
2.线宽变化;
3.层转换;
4.返回路径平面上的间隙;
5.接插件;
6.路由拓扑的改变，比如分支线、T形线或桩线。

这些阻抗突变是由横截面、布线拓扑结构或附加元件产生的。最常见的突变发生在线条的末端处，通常遇到的是接收器的开路高输入阻抗或驱动器的低输出阻抗。
如果反射噪声的源头是瞬时阻抗的变化，那么解决这个问题的方法就是把互连线的阻抗设计成恒定的。

此策略通常通过以下4种最佳设计实践加以实现:
1.使用线条阻抗为常量或所谓“可控的”电路板,这通常意味着使用均匀的传输线。
2.为了控制末端的反射,采用电阻器的端接匹配策略去控制反射，让信号看不到阻抗有变化。
3.使用沿线拓扑的阻抗维持恒定的布线规则。这就要采用点到点布线，最小化支路长度
或短桩线。
4.设计不均匀的传输线结构,以减轻线的不连续性。要对线的几何特征进行精细设计,以
修整边缘场。
图1.5分别给出了同一网络中有阻抗突变时的信号质量(产生振铃)和使用端接电阻器控
制阻抗突变时的信号质量(极佳)。通常认为“振铃现象”实际上是由阻抗突变产生的反射而引
起的。
即使是端接完善的精密电路板布局,也能严重地影响信号质量。例如，当线条分成两路时，节点处的阻抗发生变化。一部分信号反射回信号源,另一部分信号继续沿着分支传播，但产生衰减和失真。如果以菊花链方式重新布线,则能使信号沿着路径所感受到的阻抗保持不变，信号质量也得以恢复。

在电路中，任何突变对信号的影响取决于信号的上升边、突变的位置和电路中的其他反射源等。
随着上升边变短,信号失真的幅度增大。也就是说，在33 MHz时钟设计中的上升边为3ns,突变不算问题，但在100MHz 时钟设计中的上升边为1ns就可能造成问题(见图1.6)。

随着频率升高和上升边缩短，使信号所感受到的阻抗保持不变越来越重要。达到这一要求的一种方法是使用可控阻抗互连线，甚至在封装时也一样，如多层球栅阵列(Ball GridArrays,BGA)。当封装没有采用可控阻抗(如引线架)时,使引线尽量短也很有效，如使用芯片最小尺寸封装(Chip-Scale Package，CSP)。

 第二个方面的信号质量问题。 

是导线和介质中与频率相关的损耗，所造成信号的高频损耗要比低频损耗更大,其结果是在传播中信号上升边将会被拉长。当这个上升边退化到接近信号的单位间隔(Unit Interval,UI)时,1比特的信息将会泄漏到下一个甚至下下个比特，这种效应称为符号间干扰(Imnter-SymbolInterference，ISI)。在数据率等于1 Gbps或更高的高速串行链路中，它将是引起问题的主要原因。

第三个方面就是时序

两个或者多个信号路径之间的时延差称为错位(skew)。当信号线和时钟线之间存在超出预期的错位时,就可能产生误触发和逻辑错误。当差分对的两条线之间存在错位时,部分差分信号会转变为共模信号,并造成差分信号失真。这是一种特殊的模式转换，并将引起符号间干扰或者误触发。
错位是一个时序问题，多数是由于互连线的电气特性引起的。互连线的总长度对错位影响最大，只要在版图设计时仔细匹配互连线之间的长度，就能比较容易地解决问题。然而，时延也与每个信号感受到的局部介电常数有关，这个问题通常比较难以解决。

提示 错位是两条或者多条网络之间时延的差异。为了控制错位，主要依靠匹配网络之间的长度。另外，网络之间的介电常数发生局部变化(如叠层中的玻璃纤维分布)也会影响时延，这个问题比较难以控制。

1.3 串扰 

当网络传播信号时,有些电压和电流能传递到邻近的静态网络上,而这个网络正在那里忙于自己的事务。即使第一个网络(动态网络)上的信号质量非常好,一些信号也会以有害噪声的形式耦合到第二个静态网络上。
提示 正是网络之间的容性耦合和感性耦合，为有害噪声从一个网络到达另一个网络提供了路径。同时，也可以将其描述为从攻击网络到受害网络边缘电磁场的作用。
在两种不同的情况下会发生串扰。

一种情况是互连线为均匀传输线，电路板上的大多数线条属于这种情况;

另一种情况是互连线为非均匀传输线,如接插件和封装的场合。在可控阻抗传输线上,线条有很宽的均匀返回路径,其容性耦合与感性耦合的程度大致相当。在这种情况下，这两种效应在静态线的近端和远端的叠加方式是不一样的。图1.7为电路板上的两个网络之间的近端和远端的串扰。

返回路径为均匀平面时的结构是实现最低串扰的结构，一旦使返回路径的均匀平面发生变化，就会增加两个传输线之间的耦合噪声。发生这种情况时,例如当信号经过接插件且多个信号共用的返回路径是一个引脚而不是一个平面时,感性耦合噪声比容性耦合噪声增加得更多。

当感性耦合噪声处于主导地位时,通常把这种串扰归为开关噪声、 噪声、dI-dt 噪声地弹、同时开关噪声( Simultaneous Switching Noise,SSN)或同时开关输出(Simultaneous Switching0utput,SS0)噪声。这类噪声是由耦合电感(即所谓的互感)产生的。开关噪声大多发生在接插件、封装和过孔处。在这些结构中,电流返回路径的导体不是一个大的均匀平面。图1.8为封装中相邻线网的信号路径和返回路径之间的大互感产生的同时开关输出噪声。

提示 由耦合电感即互感主导的同时开关输出噪声，逐渐变为接插件和封装设计中最
重要的问题之一，它在下一代产品中将会更严重。解决办法在于谨慎地设计路径的几何结
构，使耦合电感(即互感)最小。

了解容性耦合与感性耦合的本质,将其描述为集总元件或边缘电场-磁场,就可以通过优
化相邻信号线的物理设计而减小耦合。通常,这与把线条远远分开一样简单。另外,对于特性
阻抗相同的导线,使用介电常数较小的材料将会减少串扰。串扰的某些方面,特别是开关噪声
随着互连线长度的增加和上升边的变短而增加。上升边越短，信号产生的串扰越严重。另一方
面，使互连线尽可能短，如使用芯片最小尺寸封装和高密度互连线(High-Density Interconnect,
HDI)，有助于减小串扰。

 1.4轨道塌陷噪声 

噪声这个问题不仅在信号路径中产生，而且它在电源分配网络和地分配网络(给芯片提供电源)中也是一个致命的问题。当通过电源路径和地路径的电流发生变化，如芯片输出翻转或内核中的门翻转时，在电源路径和地路径之间的阻抗上将产生一个压降。当电源分配网络中存在电抗元件，尤其是当其并联谐振时，电源开关电流会导致在电源轨道上出现更高的电压尖峰。
该电压噪声意味着供给芯片电源焊盘上的电压更低或更高。电源轨道上的电压变化可能会导致信号线上的电压噪声,进而又会造成误触发、误码或抖动加大。图1.9给出了微处理器电源轨道上的电压变化。

电源分配网络噪声也会引起抖动。一个门的导通传播时延与源极和漏极之间的电压有关。
当电压噪声使轨道电压升高时,门切换得更快,时钟和数据边沿都更陡。当电压噪声使轨道电
压降低时，门切换得更慢,时钟和数据边沿都更缓。这种对时钟和信号边沿的影响是抖动的主
要源头。
高性能处理器和一些专用集成电路中的一种趋势是低电压源供电,高功率消耗。其内在原因是，每个门在每个周期都要消耗一定的能量，而芯片上的门数越来越多,开关切换速度又越来越快。假设每周期消耗同样的能量，如果切换变得更频繁，平均功率消耗就会变得更高。
这些因素结合起来就意味着在更短的时间内将有更大的开关电流，从而使可容忍的噪声量值变得更小。随着驱动电压减小和电流量级升高，任何与轨道塌陷有关的压降将成为一个越来越严重的问题。
当这些电源轨道电流流过电源分配网络互连线的阻抗时，它们在每个元件上都会产生电压降，这些压降就构成了电源轨道噪声。

提示 为了能在开关电流切换时降低电源轨道上的电压噪声，最佳的设计方法就是将电源分配网络设计为低阻抗的。

在电源分配系统低阻抗的前提下,即使其中存在电流的开关和切换,较低阻抗上的压降也可以保持在能容忍的水平之内。电源分配系统的阻抗要求已被Sun 公司评估为对高端处理器的要求。图1.10显示了对电源分配系统所要求阻抗的评测结果，其中的低阻抗要求越来越重要，而实现却越来越难。
如果知道互连线的物理设计如何影响它们的阻抗，就能使低阻抗的电源分配系统设计更完善。设计一个低阻抗电源分配系统应考虑以下特性:

1.相邻的电源和地分配层平面的介质应尽可能薄，以使它们更紧密贴近;
2.加装多个低电感去耦电容器;
3.封装时安排多个很短的电源和地引脚;
4.低阻抗稳压模块( Voltage Regulator Module，VRM);
5.封装去耦(On-Package Decoupling，OPD)电容器;
6.片内去耦( On-Chip Decoupling，0DC)电容。
电源层和地层之间使用超薄的高介电常数的叠层,这种创新技术有助于将轨道塌陷减到最小。例如3M公司的C-Py,这种材料厚度为8m,介电常数为20。当用这种材料制作特殊电路板上的电源层和地层时，它的超低回路电感和大分布电容明显地减小了电源和地分配阻抗。

1.5 电磁干扰

当板级时钟频率在100~500MHz范围内时，这一频段的前几次谐波在电视、调频广播移动电话和个人通信服务(PCS)这些普通通信波段内。这就意味着电子产品极有可能干扰通信，所以这些电子产品的电磁辐射必须低于容许的程度。遗憾的是，如果不进行特殊设计,较高频率时的电磁干扰就会更严重。共模电流的辐射远场强度随着频率而线性增加，而差分电流的辐射远场强度与频率的平方成正比。随着时钟频率的提高，对辐射的要求必然也会提高。
电磁干扰问题包括3方面:噪声源、辐射传播路径和天线。

前面提到的每个信号完整性问题的根源也是电磁干扰的根源。电磁干扰之所以这么复杂,是因为即使噪声远远低于信号完整性噪声预算，它仍然大到足以引起严重的辐射。
提示 两种最常见的电磁干扰源如下所示。(1)一部分差分信号转换成共模信号，最终在外部的双绞电缆线上输出:(2)电路板上的地弹在外部单端屏蔽线上产生共模电流附加的噪声可以由内部产生的辐射泄漏逸出屏蔽罩而引起产生辐射的大多数电压源来自电源和地分配网络。通常，减小轨道塌陷噪声的物理设计同时也能降低辐射。

虽然电压噪声源会产生辐射，但是可将电路板的高速部分与噪声可能要逃逸的路径加以隔
断。屏蔽盒使泄漏到某天线上的噪声大为减少许多设计较差的电路板可由一个良好的屏蔽来弥补。
为了与外部通信设施、外围设备或接口进行通信，屏蔽较好的产品仍需用电缆将它连到外面。通
常，电缆延伸到屏蔽罩的外部，起到天线的作用并能产生辐射。在所有连接电缆(特别是双绞线)
上正确地使用铁氧体，将明显地减小天线效应。
图1.12是包裹电缆的铁氧体扼流圈的剖视图。

[/0接头的阻抗，特别是返回路径连接器的阻抗，会严重影响能产生辐射电流的噪声电压。
使用低阻抗连接的屏蔽电缆将是减小电磁干扰问题的有效办法。

遗憾的是，对于同样的物理系统，提高时钟频率一般也会提高辐射等级，或者说随着时钟频率的提高,电磁干扰问题将更难解决。

 1.6 信号完整性的两个重要推论 

从前述6个信号完整性问题的讨论中，能够很清楚地得出两个重要推论
第一个重要推论是，随着上升边的减小,这6种问题都会变得更严重。

前述所有信号完整性问题都是以电流或电压的变化速度来衡量的，通常指的是dI/dt或dV/dt,上升边越短意味着dI/di或 dV/dt 越大。
随着上升边缩短，噪声问题必然增加，并且更难以解决。而且，所有电子产品中的上升边将持续缩短，这是电子产业的一般趋势。当前没有问题的同一个设计，在下一代设计中(例如采用下一代工艺的芯片,其指令操作的上升边更短)就可能出现致命的问题。所以说“设计师可以分成两类，一类已经遇到了信号完整性问题,另一类即将遇到信号完整性问题。”
第二个重要推论是，解决信号完整性的有效办法在很大程度上基于对互连线阻抗的理解。
如果对阻抗有清晰的直觉认识，而且能把互连线的物理设计与互连线阻抗联系起来，在设计过程中就能消除许多信号完整性问题。

1.7 电子产品的趋势

有一些处理器系列的时钟频率已经封顶。但是，在芯片到芯片之间，以及板到板之间的通信信号的数据率，仍然继续以稳定的速率提升。
与半导体革命的趋势一样,时钟频率越来越高的趋势都是由同一种技术--光刻法所引起的。由于能够生产更小尺寸的晶体管门沟道长度，晶体管的开关速度提高了。

沟道长度越短，电子与空穴移动距离就越短，且能在更短时间内通过门并引起状态转变当提到0.18um或0.13um的技术阶段时,实际上是指能够制造的最小沟道长度。晶体管沟道长度越小，开关时间就越短，这给信号完整性带来两个重要的影响。
一个时钟周期所需的最小时间受该周期内需要执行的所有操作的限制。通常制约最小时间的主要因素有3个:

所有开关门必要的固有开关时间:

信号经系统互连线传播到所有开关门的时间;

所有门读取输人信号所需的建立和保持时间。
在基于单芯片微处理器的系统(如个人计算机)中,影响系统最小周期时间的主导因素是品体管的开关速度。如果开关时间减小,最小周期就会减少。这是系统时钟频率随芯片特征尺寸的减小而不断提高的主要原因。

图1.15为典型的时钟波形和分配的切换时间。在大多数高速数字系统中，分配的上升边约为时钟周期的10%。
这只是一个简单的经验法则,而不是一个基本条件。在一些传统的系统中,虽然拥有高端的专用集成电路(ASIC)或可编程门阵列(FPGA),但其外设仍是旧的，其上升边可能是时钟周期的1%。在高速串行链路中,数据率已被推到其可能的最高上限,这时其上升边可能就是单位间隔的 50%。

基于这一推论，上升边与时钟频率的关系近似为

其中，RT表示上升边(单位为ns),F..表示时钟频率(单位为GHz)。

例如，当时钟频率为1CHz时,信号的上升边约为0.1ns或100ps;当时钟频率为100MHz时，上升时间约为1ns，图1.16显示了这种关系。

1.8 三种测量技术 

提示，在制造产品之前，计算对于产品性能的预估起着关键作用，而测量技术则对减
少风险起着关键作用。对任何计算结果的最终测试就是测量。
对无源互连线的测量不同于有源器件,测量仪器必须先产生一个精确的参考信号,把它加到被测元器件中,然后测量响应。最终,这个响应与器件的阻抗有关系。相反,在有源器件测量中,器件自己可以产生信号,测量仪器可以是无源的,只需测量产生的电流或电压。测量无源元件的仪器主要有如下3种:
1.阻抗分析仪;
2.矢量网络分析仪(Vector-Network Analyzer，VNA);
3.时域反射计(Time-Domain Reflectometer, TDR)。
阻抗分析仪在频域中工作，一般有4个接头，其中第一对接头产生流过被测元器件(Device Under Test,DUT)的正弦波恒定电流,第二对接头测量被测元器件上的正弦电压。
测量电压与测量电流之比就是阻抗。测量频率范围一般从100Hz逐步增加到40MHz。
根据阻抗的定义，可以测量出阻抗在每个频率点的幅度与相位。

矢量网络分析仪也在频域中工作。每个接头或端口发出一个正弦电压，其频率范围从几kHz50GHz,在每个频率点,测量人射电压的幅度与相位及反射电压的幅度和相位。

反射信号取决于人射信号和从矢量网络分析仪到被测元器件的阻抗变化。矢量网络分析仪的输出阻抗一般为50Ω。通过测量反射信号，可以确定每个频率点上的被测元器件的阻抗，反射信号和被测元器件的阻抗之间的关系为：

在每个频率点，反射电压与人射电压之比通常称为一个散射(S)参数,记为S。已知源阻抗为50Ω,通过测量S,就能在任何频率点提取被测元器件的阻抗。图1.24显示了一条短传输线的测量阻抗。

时域反射计与矢量网络分析仪相似，但工作在时域中。它发射边沿快速上升的阶跃信号
上升边一般为 35~150ps,然后测量反射的瞬时幅度。另外,利用反射电压提取被测元器件的
阻抗。在时域中,测量的阻抗代表被测元器件的瞬时阻抗。对于电气长度较长的互连线,如传
输线，时域反射计能够绘出其阻抗曲线。图1.25显示了4in长的传输线的TDR曲线，此传输
线的返回平面上有一个小间隙，从图中可以看出间隙处的阻抗较高。

提示，尽管一个被测元器件的阻抗可以在频域或时域中显示，但在两种情况下它们是
完全不同的两个阻抗。在频域中显示时，它是整个被测元器件在每个频率点的总阻抗。而
在时域中显示时，它是在被测元器件上各个不同空间位置的点的瞬时阻抗。
 

1.15 小结 

1.信号完整性问题关心的是用什么样的物理互连线才能确保芯片输出信号的原始质量。
2.信号完整性问题一般分为6种:单一网络的信号质量、损耗引起上升边退化、相邻网络
之间的串扰、地弹和电源弹、轨道塌陷和电磁干扰。
3.随着上升边的减小或时钟频率的提高,各种信号完整性问题变得更严重,并且更难以
解决。
4.由于晶体管越来越小,它们的上升边越来越短,信号完整性已成为越来越大的问题，这
是不可避免的。
5.为了发现、修正和防止信号完整性问题,必须将物理设计转化为等效的电路模型,并用
这个模型仿真出波形，以便在制造产品之前预估其性能。
6.可以使用3种级别的分析来计算电气影响:经验法则、解析近似和数值仿真，这些分析
可以应用于建模和仿真。
7.测量无源元件和互连线的电气特性的仪器一般有3种:阻抗分析仪、网络分析仪和时域
反射计。
8.这些仪器对减小设计风险、提高建模和仿真过程精确度的可信度起着重要作用。​​​​​​​

9.理解这6种信号完整性问题可以得出消除这些问题的最重要的方法。

图1.28总结了这6种信号完整性问题的一般解决方法