数字电路基础（锁存器+触发器）+Proteus仿真

1.锁存器

1.1.基本概念

1.1.1基本双稳态电路

下面电路中，具有0、1两种逻辑状态，一旦进入其中一种状态，就能长期保持不变的单元电路称为双稳态存储电路，简称双稳态电路。

锁存器和触发器都属于双稳态电路

该双稳态电路没有输入端，因此无法改变或控制它的状态，它会随机进入0状态和1状态，因此不能作为存储电路使用（不作为存储电路不等于没有存储功能）。但它是锁存器和触发器的基础

基本结构和原理

（1）将两个非门G1和G2交叉连接，则构成最基本的双稳态电路，存在两个输出端Q和 $\bar{Q}$

（2）将Q的状态定义为电路的状态，Q=0时电路为0状态，Q=1时电路为1状态。其中任意一种逻辑状态都能长期保持下去。因此，该电路具有存储1位二进制数据的功能

（3）若Q=0，经非门G2反相，则 $\bar{Q}$ =1。 $\bar{Q}$ 反馈到G1输入端，又保证了Q=0.因而电路能保持在Q=0， $\bar{Q}$ =1的状态不变，形成第一种稳态状态。反之，若Q=1， $\bar{Q}$ =0则形成第二种稳定状态。在两种稳定状态中，输出端Q和 $\bar{Q}$ 总是逻辑互补的

1.1.2使用或非门构成的基本SR锁存器

基本结构和原理

（1）将双稳态电路的非门换成或非门，则构成最基本SR锁存器，它是一种具有最简单控制功能的双稳态电路

（2）S和R是两个输入端，Q和 $\bar{Q}$ 是两个输出端。如果将Q的状态规定为锁存器的状态，则Q=0， $\bar{Q}$ =1为锁存器的0状态或复位状态，Q=1， $\bar{Q}$ =0则是锁存器的1状态或置位状态。S端称为直接置1端或置位端，R端称为直接置0端或复位端

基本工作方式

（1）S=R=0：或非门是对高电平，此时SR均为低电平，对或非门不起作用，电路保持原来的状态不变

（2）S=0、R=1：对于或非门而言，S=0不会影响G2的输出状态。而R=1的高电平触发信号作用于G1使得Q=0，即锁存器置0。该信号再反馈到G2输入端，与S=0一起决定了 $\bar{Q}$ =1。 $\bar{Q}$ =1反馈到G1的另一个输入端，此时即使R=1信号消失（即回到0），锁存器输出仍能保持0状态

（3）S=1、R=0：电路是对称的，S=1首先使 $\bar{Q}$ =0。它反馈到G1输入端，与R=0一起决定了Q=1，锁存器置1。该信号再反馈回G2输入端，使Q保持0，即使S=1信号消失，同样可使锁存器的1状态得以保持

（4）S=R=1：无论Q和 $\bar{Q}$ 原来是什么状态，S=R=1将强制Q= $\bar{Q}$ =0，锁存器处在即非1，又非0的非定义状态。

（5）如果两个或非门的延迟时间完全相等，当S和R同时回到0，则锁存器在Q= $\bar{Q}$ =0和 $\bar{Q}$ =Q=1之间反复振荡，并一直持续下去

（6）由于G1、G2两门的延迟时间总会有微小差别，若G1的延迟时间稍短，在S和R同时跳变到0时，Q端会先跳变为1，迫使 $\bar{Q}$ =0。若G2的延迟时间稍短，锁存器进入到0状态，所以无法预知电路的稳定在那个状态。

（6）输入信号应遵守SR=0的约束条件，不允许S=R=1

真值表和工作波形

1.1.3基本SR锁存器的应用

按键产生抖动的原因

（1）数字电路中或数字系统中，输入的高、低电平常常由机械开关电路引起的（例如按键、拨动开关、继电器等）产生的。由于机械开关接通或断开瞬间的弹性震颤，触点会在短时间内多次接通和断开，出现抖动现象，时输出电压的逻辑电平在0和1之间反复跳变，导致输出错误逻辑电平。

（2）机械开关触点震颤的延续时间因开关结构、几何形状和尺寸以及材料的差异不同，从毫秒到上百毫秒不等。

SR锁存的按键消抖

（1）利用基本SR锁存器的存储功能消除因开关触点振动引起的输出电压反复跳变现象，称为去抖动电路

（2）初始时开关S的动触点与B点接通，锁存器的状态为0。在开关S拨向A，动触点脱离B点瞬间产生的抖动，并不影响锁存器的状态。在动触点悬空瞬间， $\bar{S}$ = $\bar{R}$ =1，Q仍维持为0。当它第一次触碰A点时，便使 $\bar{S}$ =0，Q端立即翻转为1。即使触点抖动，使 $\bar{S}$ 端再次出现高、低电平的跳变，也不会改变Q=1的状态。由于电路的对称性。开关由A拨向B的情况类似

（3）于是得到Q端的波形，通过Q点的波形可知。在开关每次变化时，锁存器只翻转一次，不存在抖动波形。

1.1.4门控SR锁存器

当控制端有效时，S或R才能影响输出状态。当控制端无效时，即使S或R有效，输出状态也不改变

基本原理和结构

（1）在基本SR锁存器输入端增加一对与门和一个控制端，就构成了门控SR锁存器，E为控制端或者使能端‘

（2）当E=0时，Q3=Q4=0，S、R端的逻辑状态不会影响到锁存器的状态。

（3）当E=1，S、R端的信号被传送到基本SR锁存器的输入端，从而可确定Q和 $\bar{Q}$ 端的状态。若E=1时，输入信号S=R=1，则Q= $\bar{Q}$ =0，锁存器将处于非定义的逻辑状态。当E恢复为0时，由于Q3、Q4同时回到0，将不能确定锁存器的状态。因此，应用这种锁存器必须更严格地遵守SR=0的约束条件。

门控逻辑电路的真值表

E	S	R	Q	$\bar{Q}$	功能
0	x	x	不变	不变	保持
1	0	0	不变	不变	保持
1	0	1	0	1	置0
1	1	0	1	0	置1
1	1	1	1	1	非定义状态

1.2proteus的仿真

1.2.1元器件的选取

或非门（XOR）

与非门（74LS00）

非门（74LS04）

与门（74LS08）

或门（OR）

1.2.2总体的仿真

红色表示高电平，蓝色表示低电平

2.触发器

2.1基本概念

2.1.1SR触发器

基本概念

（1）仅有置位、复位功能的触发器称为SR触发器，当S=R=1时，触发器的状态是不能确定的，因此SR必须遵守的约束条件是SR=0

（2）特性方程：

$\left\{\begin{matrix} Q^{n+1} &= S &+\bar{R}Q ^{n}\\ SR & =0 & \end{matrix}\right.$

工作原理

（1）当CLK=0时，无论SR信号如何变化，输出信号保持初始条件不变

（2）当CLK=1时，此时SR信号的变换受SR信号的影响，处于正常的SR锁存器的功能

真值表

（1）当CLK为无效电平时，触发器不接收输入信号，输出不变

（2）只有CLK变为有效电平时，触发器才能接收输入信号

S	R	$Q^{n}$	$Q^{n+1}$	功能
0	0	0	0	保持
0	0	1	1	保持
0	1	0	0	复位
0	1	1	0	复位
1	0	0	1	置位
1	0	1	1	置位
1	1	0	不确定	禁用
1	1	1	不确定	禁用

图形标号

74LS279芯片

（1）芯片引脚图

（2）引出端符号

引出端符号	功能
1Q~4Q	输出端
$\bar{1S}$ ~ $\bar{4S}$	置位端（低电平有效）
$\bar{1R}$ ~ $\bar{4R}$	复位端（低电平有效）

（3）芯片内部框图

（4）真值表

当 $\bar{S}$ 和 $\bar{R}$ 同时输入为高电平时此时输出为规定的稳态输入条件建立前Q的电平

当 $\bar{S}$ 输入的电平为低，而 $\bar{R}$ 输入的电平为高时，此时输出的电平为高电平，起到置位

当 $\bar{S}$ 输入的电平为高，而 $\bar{R}$ 输入的电平为低时，此时输出的电平为低电平，起到复位

当 $\bar{S}$ 输入的电平为低，并且 $\bar{R}$ 输入的电平也为低时，此时输出的电平为不确定的电平

2.1.2D触发器

电平触发器的简介

（1）为了适应单端输入信号的需要，且克服SR触发器中SR=0这一约束条件的限制，可以令电平触发的SR触发器中的R=S'，因此S=1，R=0；R=1,S=0;只引出一个输入端口D

（2）由于电路内部的结构并没有被改变，仍然是同步SR结构，因此触发器的触发方式也没有发生变化仍然是电平触发方式，该触发器称为电平触发的D触发器

（3）电平触发的D触发器的逻辑功能特性：CLK=1,此时D=1置位，D=0复位；CLK=0,此时D信号被屏蔽，电路不动作，保持；

（4）可见在CLK的有效电平期间，输出状态始终跟随输入的状态变化，因此称其为透明的D型锁存器(Transparent D-Latch)(透明即理解为时钟有效时仿佛输入直接传输到输出)

CMOS传输门的电平D触发器

（1）当时钟信号CLK=0，此时输入的时钟信号经过反相器导致C'=1，C=0，使得TG1截止，TG2导通，而D的信号无法通过TG1传输，此时Q‘和Q的状态将会保持不变

（2）当时钟信号CLK=1，此时输入的时钟信号经过反相器导致C'=0，C=1，使得TG1导通，TG2截止，而D的信号可以通过TG1传输到G1和TG2中，此时Q的状态为跟随输入信号的变化，Q'=D

边沿触发的D触发器

（1）为提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CL的下降沿（或上升沿）到来时的输入信号状态

（2）在处于CLK为高电平，此时FF1处于截止状态，FF2处于导通状态，此时输入的信号无法经过FF1输出给FF2此时的Q会不变，当CLK由高电平转向低电平时此时产生一个下降沿，此时FF1和FF2的变换为同时，此时由于FF2处于截止状态，此时无法向Q处输出信号

（3）在处于CLK为低电平，此时FF1处于导通状态，FF2处于截止状态，此时输入的信号已经经过FF1输出了一个D的信号，当由低电平转换为高电平时将产生一个上升沿信号，此时由于低电平期间Q1已经存在一个D的信号，此时当CLK=1时，FF2将会将D信号传输给Q，此时将存在上升沿的触发。

（4）特征表和特征方程

（5）带边沿触发的异步和置位的触发器和符号标志

D触发器的动态特性

（1）传输延迟时间（ $t_{pd}$ ）：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间定义为D触发器的传输延迟时间。 $t_{pLH}$ 是输出Q从低电平到高电平的延迟时间， $t_{pLH}$ 是从高电平转换为低电平的延迟时间。一般取其平均值： $t_{pd}=\frac{t_{pHL}+t_{pLH}}{2}$