output delay 约束

news2024/11/18 5:36:00

output delay 约束

一、output delay约束概述
二、output delay约束系统同步
三、output delay约束源同步

一、output delay约束概述

在这里插入图片描述
特别注意：在源同步接口中，定义接口约束之前，需要用create_generated_clock 先定义送出的随路时钟。

二、output delay约束系统同步

在这里插入图片描述
FPGA发送数据和时钟的关系是不是可以通过示波器测试得知？个人觉得方法一已知下游器件的建立和保持时间约束比较方便。

三、output delay约束源同步

在这里插入图片描述

我怎么知道输出的skew？是预估一个值吗？
output delay ddr 约束

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