目录
第一部分、实现效果
第二部分、动态VGA显示的原理
1、将动态显示的区域提前进行赋值
2、图像块的移动是每张图片叠加后的效果
3、如何实现图像块位置的改变
第三部分、系统结构和驱动波形
1、系统的Top-down结构
2、图像块移动的驱动波形
第四部分、代码
1、同步信号驱动vga_driver.v
2、方块移动和rgb输出模块rgb.out.v
3、顶层模块top_vga_move.v
第五部分、总结
1、关于显示的范围无法填满整个屏幕的问题
2、源码地址
第一部分、实现效果
FPGA驱动VGA实现动态图像移动
第二部分、动态VGA显示的原理
首先，本次测试的效果还是在显示器分辨率为：640*480@60Hz的情况下进行测试。
1、将动态显示的区域提前进行赋值
如果假设整块屏幕显示的是彩条，这个时候我想要一个图像块在这个彩条图像上移动，那么rgb应该优先被赋值为该图像块的显示内容，然后rgb再被赋值为彩条。
2、图像块的移动是每张图片叠加后的效果
白色的图像块看起来运动的很流畅，其实是人眼的视觉差，因为分辨为640*480@60Hz，表示电脑屏幕1s的时间要显示60张图片，图像块的移动是因为该图像块在每张图片上的位置都改变一次，因此就能看到白色图像块流畅的移动。
3、如何实现图像块位置的改变
定义两个计数器，x，y。假设每一帧画面显示完，就让x和y进行加1。当x或者y超过范围时就进行自减，这样就会形成块状碰到屏幕边沿之后图像块返回的动画。
如果这里没有看懂，可以去参考前面这篇博客。
第三部分、系统结构和驱动波形
FPGA的设计，清晰的设计思路是最重要的，如何做到时刻保持一个清晰的设计思路，我个人认为最好的解决办法就是将各种结构图，波形时序图用画图软件提前画出来，再去考虑怎么写代码。但是这样的后果就是要花费很多的时间，有时候做个实验要很久，害，鱼与熊掌不可兼得🤪。
1、系统的Top-down结构
前一篇文章在vga驱动这部分写的不容易移植，这里我改写代码，定义了很多参数，使VGA的驱动代码移植起来比较容易。
2、图像块移动的驱动波形
由上面的top-down结构图可知，我把vga的驱动分成了两个部分，vga_driver模块主要负责实现行同步信号和场同步信号的驱动。如下图
仿真波形验证vga_driver模块是否符合逻辑要求，这里是我的截图不太清楚，你要是对自己写的代码放心，就不需要做仿真。
rgb_out模块用来实现方块的移动和rgb输出，方块移动的驱动波形图如下图所示
仿真波形检查flag反转时，计数器x和y的值是否和上面的方块驱动波形一致。
第四部分、代码
1、同步信号驱动vga_driver.v
可移植性较好的vga同步信号驱动程序。
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// Copyright (c) 2014-2023 All rights reserved
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// Author : BigFartPeach
// CSDN : 大屁桃
// E-mail : 2624507313@qq.com
// File : vga_driver.v
// Create : 2023-06-07 19:56:03
// -----------------------------------------------------------------------------
module vga_driver
//参数定义
#(
//分辨率640*480@60Hz
parameter H_CNT_BIT_WIDTH = 10'd10 , //行扫描计数器位宽
H_SYNC = 10'd96 , //行同步
H_BACK = 10'd40 , //行时序后沿
H_LEFT = 10'd8 , //行时序左边框
H_VALID = 10'd640 , //行有效数据
H_RIGHT = 10'd8 , //行时序右边框
H_FRONT = 10'd8 , //行时序前沿
H_TOTAL = 10'd800 , //行扫描周期
V_CNT_BIT_WIDTH = 10'd10 , //场扫描计数器位宽
V_SYNC = 10'd2 , //场同步
V_BACK = 10'd25 , //场时序后沿
V_TOP = 10'd8 , //场时序上边框
V_VALID = 10'd480 , //场有效数据
V_BOTTOM = 10'd8 , //场时序下边框
V_FRONT = 10'd2 , //场时序前沿
V_TOTAL = 10'd525 ) //场扫描周期
//模块端口定义
(
input wire clk,//分辨率640*480@60Hz对应于25MHz的时钟
input wire rst_n,
output reg hsync,
output reg vsync,
output reg [H_CNT_BIT_WIDTH-1'b1 : 0] hsync_cnt,
output reg [V_CNT_BIT_WIDTH-1'b1 : 0] vsync_cnt
);
//行扫描计数器
always @(posedge clk or negedge rst_n) begin
if (rst_n == 0) begin
hsync_cnt <= 'd0;
end
else if (hsync_cnt == H_TOTAL - 1'b1) begin
hsync_cnt <= 'd0;
end
else begin
hsync_cnt <= hsync_cnt + 1'b1;
end
end
//行同步信号
always @(posedge clk or negedge rst_n) begin
if (rst_n == 0) begin
hsync <= 1'b1;
end
else if (hsync_cnt == H_SYNC - 1'b1) begin
hsync <= 1'b0;
end
else if(hsync_cnt == H_TOTAL - 1'b1)begin
hsync <= 1'b1;
end
end
//场扫描计数器
always @(posedge clk or negedge rst_n) begin
if (rst_n == 0) begin
vsync_cnt <= 'd0;
end
else if ((vsync_cnt == V_TOTAL - 1'b1) && (hsync_cnt == H_TOTAL - 1'b1)) begin
vsync_cnt <= 'd0;
end
else if (hsync_cnt == H_TOTAL - 1'b1) begin
vsync_cnt <= vsync_cnt + 1'b1;
end
end
//场同步信号
always @(posedge clk or negedge rst_n) begin
if (rst_n == 0) begin
vsync <= 1'b1;
end
else if ((hsync_cnt == H_TOTAL - 1'b1) && (vsync_cnt == V_SYNC - 1'b1)) begin
vsync <= 1'b0;
end
else if((hsync_cnt == H_TOTAL - 1'b1) && (vsync_cnt == V_TOTAL - 1'b1)) begin
vsync <= 1'b1;
end
end
endmodule2、方块移动和rgb输出模块rgb.out.v
// -----------------------------------------------------------------------------
// Copyright (c) 2014-2023 All rights reserved
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// Author : BigFartPeach
// CSDN : 大屁桃
// E-mail : 2624507313@qq.com
// File : rgb_out.v
// Create : 2023-06-07 20:51:48
// -----------------------------------------------------------------------------
module rgb_out
//参数定义
#(
//分辨率640*480@60Hz
parameter H_CNT_BIT_WIDTH = 10'd10 , //行扫描计数器位宽
H_SYNC = 10'd96 , //行同步
H_BACK = 10'd40 , //行时序后沿
H_LEFT = 10'd8 , //行时序左边框
H_VALID = 10'd640 , //行有效数据
H_RIGHT = 10'd8 , //行时序右边框
H_FRONT = 10'd8 , //行时序前沿
H_TOTAL = 10'd800 , //行扫描周期
V_CNT_BIT_WIDTH = 10'd10 , //场扫描计数器位宽
V_SYNC = 10'd2 , //场同步
V_BACK = 10'd25 , //场时序后沿
V_TOP = 10'd8 , //场时序上边框
V_VALID = 10'd480 , //场有效数据
V_BOTTOM = 10'd8 , //场时序下边框
V_FRONT = 10'd2 , //场时序前沿
V_TOTAL = 10'd525 ) //场扫描周期
(
input wire clk, //分辨率640*480@60Hz对应于25MHz的时钟
input wire rst_n,
output wire hsync,
output wire vsync,
output reg [7:0]rgb
);
//方块的长和宽
parameter LENGTH = 200;
parameter WIDTH = 200;
reg frame_flag; //帧结束标志
reg [H_CNT_BIT_WIDTH-1 : 0] x; //位置变量x,这里位宽和hsync_cnt计数器一致，是绝对满足要求的
reg turn_flag_x; //位置变量x翻转标志
reg [V_CNT_BIT_WIDTH-1 : 0] y; //位置变量y,这里位宽和vsync_cnt计数器一致，是绝对满足要求的
reg turn_flag_y; //位置变量y翻转标志
wire [H_CNT_BIT_WIDTH-1 : 0] hsync_cnt;
wire [V_CNT_BIT_WIDTH-1 : 0] vsync_cnt;
//例化驱动程序
vga_driver inst_a_vga_driver (
.clk (clk),
.rst_n (rst_n),
.hsync (hsync),
.vsync (vsync),
.hsync_cnt (hsync_cnt),
.vsync_cnt (vsync_cnt)
);
//帧结束标志
always @(posedge clk or negedge rst_n) begin
if (rst_n == 1'b0) begin
frame_flag <= 1'b0;
end
else if ((hsync_cnt == H_TOTAL - 2) && (vsync_cnt == V_TOTAL - 1)) begin
frame_flag <= 1'b1;
end
else begin
frame_flag <= 1'b0;
end
end
//变量y
always @(posedge clk or negedge rst_n) begin
if (rst_n == 1'b0) begin
y <= 'd0;
end
else if ((turn_flag_y == 1'b0 && frame_flag == 1'b1 && (y == V_VALID - WIDTH - 1)) || (turn_flag_y == 1'b1 && frame_flag == 1'b1 && (y == 'd0)))begin
y <= y;
end
else if (turn_flag_y == 1'b0 && frame_flag == 1'b1) begin
y <= y + 1'b1;
end
else if (turn_flag_y == 1'b1 && frame_flag == 1'b1) begin
y <= y - 1'b1;
end
end
//位置变量y翻转标志
always @(posedge clk or negedge rst_n) begin
if (rst_n == 1'b0) begin
turn_flag_y <= 1'b0;
end
else if ((y == V_VALID - WIDTH - 1) && frame_flag == 1'b1 && turn_flag_y == 1'b0) begin
turn_flag_y <= 1'b1;
end
else if (y == 'd0 && frame_flag == 1'b1 && turn_flag_y == 1'b1) begin
turn_flag_y <= 1'b0;
end
end
//变量x
always @(posedge clk or negedge rst_n) begin
if (rst_n == 1'b0) begin
x <= 'd0;
end
else if((turn_flag_x == 1'b0 && frame_flag == 1'b1 && x == (H_VALID - LENGTH - 1'b1)) || (turn_flag_x == 1'b1 && frame_flag == 1'b1 && x == 'd0)) begin
x <= x;
end
else if (turn_flag_x == 1'b0 && frame_flag == 1'b1) begin
x <= x + 1'b1;
end
else if (turn_flag_x == 1'b1 && frame_flag == 1'b1) begin
x <= x - 1'b1;
end
end
//位置变量x翻转标志
always @(posedge clk or negedge rst_n) begin
if (rst_n == 1'b0) begin
turn_flag_x <= 1'b0;
end
else if (turn_flag_x == 1'b0 && frame_flag == 1'b1 && x == H_VALID - LENGTH - 1'b1) begin
turn_flag_x <= 1'b1;
end
else if (turn_flag_x == 1'b1 && frame_flag == 1'b1 && x == 'd0) begin
turn_flag_x <= 1'b0;
end
end
//rgb输出
always @(posedge clk or negedge rst_n) begin
if (rst_n == 0) begin
rgb <= 8'b000_000_00;
end
//白色方块
else if((hsync_cnt>= H_SYNC + H_BACK + H_LEFT + x) && (hsync_cnt <= H_SYNC + H_BACK + H_LEFT + x + 200) &&(vsync_cnt>= V_SYNC + V_BACK + V_TOP + y) && (vsync_cnt <= V_SYNC + V_BACK + V_TOP + y + 200)) begin
rgb <= 'b111_111_11;//白色
end
//横彩条
else if ((hsync_cnt>= H_SYNC + H_BACK + H_LEFT) && (hsync_cnt <= H_TOTAL - H_FRONT - H_RIGHT - 1'b1) && (vsync_cnt>= V_SYNC + V_BACK + V_TOP) && vsync_cnt <= V_SYNC + V_BACK + V_TOP + 159) begin
rgb <= 'b111_000_00;//红色
end
else if ((hsync_cnt>= H_SYNC + H_BACK + H_LEFT) && (hsync_cnt <= H_TOTAL - H_FRONT - H_RIGHT - 1'b1) && vsync_cnt>= V_SYNC + V_BACK + V_TOP + 160 && vsync_cnt <= V_SYNC + V_BACK + V_TOP + 160 + 159)begin
rgb <= 'b000_111_00;//绿色
end
else if ((hsync_cnt>= H_SYNC + H_BACK + H_LEFT) && (hsync_cnt <= H_TOTAL - H_FRONT - H_RIGHT - 1'b1) && vsync_cnt>= V_SYNC + V_BACK + V_TOP + 160 + 160 && vsync_cnt <= V_SYNC + V_BACK + V_TOP + 160 + 160 + 159)begin
rgb <= 'b000_000_11;//蓝色
end
else begin//其它区域
rgb <= 'b000_000_00;//不显示
end
end
endmodule3、顶层模块top_vga_move.v
// -----------------------------------------------------------------------------
// Copyright (c) 2014-2023 All rights reserved
// -----------------------------------------------------------------------------
// Author : BigFartPeach
// CSDN : 大屁桃
// E-mail : 2624507313@qq.com
// File : top_vga_move.v
// Create : 2023-06-09 12:59:01
// -----------------------------------------------------------------------------
module top_vga_move(
input wire clk,//50M板载时钟
input wire rst_n,
output wire hsync,
output wire vsync,
output wire [7:0]rgb
);
wire clk_25M;
//例化锁相环产生的25MHz时钟
gen_clk25 inst_gen_clk25(
// Clock in ports
.CLK_IN1(clk), // IN
// Clock out ports
.CLK_OUT1(clk_25M)); // OUT
//rgb输出模块例化
rgb_out inst_rgb_out (
.clk (clk_25M),
.rst_n (rst_n),
.hsync (hsync),
.vsync (vsync),
.rgb (rgb)
);
endmodule第五部分、总结
1、关于显示的范围无法填满整个屏幕的问题
注意：一般你们不会遇到这种问题，遇到了也别慌，这不是代码的问题，需要设置一下显示器，我的显示器按下这个按键就可以了
2、源码地址
关于本次设计的工程代码下载链接如下，免费工程审核了两天不给过，这里我设置为1个积分下载，20分钟就给我审核过了，哈哈，不怪我，真不怪我，没积分的留下邮箱即可：
FPGA入门第七篇、FPGA实现VGA接口驱动资源-CSDN文库
最后希望我的博客对你有帮助，都看到这里了，要不点个赞再走🤩🤩
