干扰能力强，并能有效抑制自身对外界的电磁干扰。因为当外界存在噪声干扰时，

会几乎同时被耦合到两条信号线上，再经两信号差值后，外界干扰信号几乎完全

被抵消。此外，两根信号线对外辐射的电磁场也可以相互抵消。除此之外，它的

时序定位精确高。由于差分信号的开关变化位于两个信号的交点，因而受工艺、

温度影响小，能降低时序上的误差。

由于模数转换器的输入端是差分形式，而信号源却是单端的。因此，需要设

计一个低噪声的模拟信号调理电路来接口。单端转差分电路一般来说有两种方法，

一是用多个运算放大器构成一个调理电路；二是使用单片的全差分运放芯片。第

一种方法使用的器件较多，不可避免的引入了更多的噪声，而第二种方法结构简

单，所用的分立器件很少。因此本设计选取一片全差分运算放大器作为前级模拟

信号调理及滤波功能电路，所选的全差分运算放大器为 OPA1632 。

OPA1632 是一款高性能和低噪声的全差分运算放大器。失真低至 0.000022% ，

噪声低至 1.3nV / Hz [29] 。采样电阻输出的电压经过电容滤波后输入到 OPA1632 。

如图 4.4 所示， OPA1632 设计成二阶巴特沃斯低通滤波器，通频带宽根据设计要

求通过选取不同的电阻电容来实现。巴特沃斯滤波器的特点是通频带内的频率响

应曲线最大限度平坦，没有起伏，而在阻频带则逐渐下降为零。

如图 4.5 所示，是该低通滤波器的 Multisim 仿真波特图。由图可知，该滤波器

性能良好，在频带内增益曲线非常平坦，没有起伏，通带外增益衰减很快。

4.2.2 ADC 电路设计

ADS1282 的工作模式主要有低功耗模式和高性能模式两种，其可以通过寄存

器的设置来选择。在不同的模式，不同的速率以及不同的片上可编程方法大器

（ PGA ）的放大倍数下，其有不一样的信噪比，如表 3.1 所示。由该表可知，同

样条件下，高性能模式比低功耗模式信噪比高。此外，速率越低， PGA 放大倍数

越小，信噪比越好。

根据设计要求，我们选择高性能模式中的 500SPS 速率模式，该模式下信噪

比为 127 dB 。根据公式（ 2-9 ），可以计算出此时 ADC 的有效位（ ENOB ）为 20.8位，符合并超出本设计的技术要求。

CLK ：主时钟输入；

SCLK ：串行时钟输入；

DRDY\ ：数据准备好输出，在其下降沿读出数据：

DOUT 、 DIN ：串行数据输出、输入

MCLK 、 M1 、 M0 ：若工作在调制器模式， MCLK 为调制器时钟输出， M1 、 MO

为调制器的数据输出，否则这些引脚不使用，需接固定值。

SYNC ：同步输入，用于实现多芯片同步工作；

MFLAG ：超量程标志， 0 表示正常， 1 表示超量程；

DGND ：数字地，该引脚是接地点的核心；

CAPN 、 CA-PP ：内部 PGA 输出端，在 CAPP 与 CAPN 之间需连接一只 10 nF 的

电容；

AINP2 、 AINN2 ， AINP1 、 AINN1 ：正、负模拟输入端；

AVDD 、 AVSS ：正、负模拟供电电源，单极性（ +5 V ）或双极性（ ±2.5 V ）；

VREFN 、 VREFP ：正、负基准输入；

PWDN\ ：掉电输入，低电平有效；

RESET\ ：复位输入，低电平有效；

DVDD ：数字供电电源： +1.8 V ～ +3.3 V ；

多路选择器 MUX 允许的 5 种设置包括，通道 1 输入、通道 2 输入、输入通道

1 、 2 同名端之间短路、内部 400 Ω 短路测试及共模测试。多路选择器后面是差分

输入和差分输出的可编程增益放大器（ PGA ），该 PGA 的增益范围是 1 ～ 64 ，可

通过 CONFIG1 寄存器中的 PGA[2:0] 设置。 PGA 通过 300 Ω 的内部电阻差分驱动后

级的调制器，在引脚 CAPP 与 CAPN 之间需接 COG 型陶瓷电容 C 作为抗混叠滤波器，

用于滤除调制器采样时产生的瞬间干扰，其转折频率为

ADS1282 的调制器是一个高性能和固有稳定的四阶 ∑- △调制器，该调制器把

量化噪声转移到有效频带之外的更高频带上，数字滤波器可以对噪声进行有效地

滤除，从而可降低量化噪声的影响。调制器差分输入信号 VIN （其中

VIN=(AINP-AINN) × PGA ）的范围是 VREF （ VREF=VREFP-VREFN ），即 ±2.5 V 。

当调制器的输入超出满量程范围时，调制器将进入稳定的饱和状态，这时数字输

出代码可能是正满量程值或者负满量程值，而在 MFLAG 引脚就会由低电平变成

高电平，因此可通过检测该引脚的电平来判断输入是否超量程。调制器采样频率

在高性能模式下为 CLK/4=1.024 MHz ，在低功耗模式下为 LCK/8=512 KHz ，其中

CLK 是主时钟电路中为 4.096 MHz 。

调制器的数据流输出可被直接访问，也可连接到片内的数字滤波器上从总线

上提供可读的输出转换编码。通过设置 CONFIGO 寄存器的位 FILTR[1 ： 0]=00 ，

可使调制器工作在输出模式。这时，引脚 MO 和 M1 变成调制器的数据输出，MCLK

数字滤波器的选择是由 FILER[1:0]位来决定，如表 4.2 所示。

通过配置寄存器 OFC 和 FSC 就可以对原始数据进行偏移量和增益的校正处理。