【SVA】SystemVerilog assertion语法速查

news2024/10/7 10:18:47

    • seq与property
    • |->,|=>
    • \##
    • [*n ]
    • [=n ]
    • and
    • intersect
    • or
    • first_match![在这里插入图片描述](https://img-blog.csdnimg.cn/015bf766991947e0bbe95356ba2a0036.png)
    • throughout
    • within
    • if
    • ended
    • 局部变量与赋值
    • 在sequence、property中调用display
    • [->1]
    • $rose $fell $isunknow
    • $stable
    • $past
    • \$countbits ,\$countones,\$onehot,\$isunknown
    • 控制assertion的打开和关闭
    • property 与 assume ,coverage,assertion(checker)

seq与property

在这里插入图片描述

|->,|=>

在这里插入图片描述
seq是单次检查,没什么必要用蕴含操作符
property是并行检查,蕴含操作符的左手是并行检查开启的条件。

##

在这里插入图片描述
!!!注意,这里的延迟和仿真里加的#有一点区别。
在这里插入图片描述

[*n ]

在这里插入图片描述

[=n ]

在这里插入图片描述

and

在这里插入图片描述
and是同一个周期开始检查,但不一定同一个周期结束检查。

intersect

与and相同是与逻辑,是同一个周期开始检查,也是同一个周期结束检查。

or

是同一个周期开始检查,但不一定同一个周期结束检查。需要左右至少有一个条件满足。才检查。
在这里插入图片描述

first_match在这里插入图片描述

在这里插入图片描述

throughout

在这里插入图片描述

within

在这里插入图片描述

if

if和蕴含操作符是一样的
在这里插入图片描述

ended

ended

局部变量与赋值

property和sequence内部可以创建局部变量
在这里插入图片描述

在sequence、property中调用display

在这里插入图片描述

[->1]

在这里插入图片描述

$rose $fell $isunknow

在这里插入图片描述

$stable

在这里插入图片描述

$past

在这里插入图片描述

$countbits ,$countones,$onehot,$isunknown

在这里插入图片描述

控制assertion的打开和关闭

在这里插入图片描述

property 与 assume ,coverage,assertion(checker)

在这里插入图片描述

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