从Allegro进行反标
- 目的
- 反标流程
- 常见问题
目的
通过反标，可以将Allegro中交换的管脚或重新编排的位号，一键更新到原理图中。
反标流程
- 从Capture输出最新网表文件：
Capture Menu -> Tools -> Creat Netlist
- 将最终的PCB设计文件放在网表输出的目录：“./allegro”。
- 打开PCB设计文件，从Allegro导出logic文件到当前目录：
Allegro Menu -> File -> Export -> Logic(配置路径为“./allegro”)，Logic type选择Capature，点击Export Cadence完成。目标文件夹生成4个.DAT的文件。
- 反标
Capture Menu -> Tools -> Back annotate，设置PCB路径，如下图所示。
5. 检查反标生成的swp文件
确认PCB中只对可交换管脚（如：DDR总线、FPGA同一bank等）调整了管脚，如下图所示，并需检查反标后的网络是否连接正确。最好将之前的设计文件和反标后的设计文件用orcad自带的设计比较工具比较，更改的地方。
.Section2 GateAndPinSwap
CHANGEPIN U2 AB4 U11
CHANGEPIN U2 AB5 U12
CHANGEPIN U2 Y4 AA7
CHANGEPIN U2 B17 B15
CHANGEPIN U2 E19 A21
CHANGEPIN U2 D20 E19
CHANGEPIN U2 B19 D22
CHANGEPIN U2 G20 B19
.End
常见问题
- 反标原理图文件名与PCB一次导最后入原理图文件名不一致，可修改原理图文件名。
- 封装等信息与pcb不对应，导致反标失败，可修改原理图的封装和PCB一致即可。
- 还有可能是原理图输出网表字符长度限制导致与pcb器件信息不一致，如下图所示，更改长度限制可解决文件，一般在不同软件版本中会有这种问题
