1.数据流建模

1.含义：在电路规校较小的清况下，由于包含的门数比较少，设计者可以逐个地引用逻辑门实例把它 们互相连接起来， 因此使用门级建换进行设计是很合适的。对于具有数字逻辑电路设计基本知识的用户来讲，门级建模是非常直观的。然而．如果电路的功能比较复杂．其中包含的逻辑门的个数会很多这时使用门级设计不但很繁琐并且很容易出错在这种情况下，如果设计者能从更高的抽象层次入手，将设计重点放在功能的实现上，则不仅能够避免繁琐的细节、而且还可以大大提高设计的效率。因此， Verilog 支持用户从数据流的角度对电路建模。数据流建换意味若根据数据在寄存器之间的流动和处理过程对电路进行描述．而不是直接对电路的逻辑门进行实例引用。

2.逻辑综合：目前普遍采用的设计方法是借助于计算机辅助设计工具， 自动将电路的数据流设计直接转换为门级结构 ， 这个过程也称为逻辑综合。

3.RTL：通常是指数据流建模和行为级建模的结合
 

4.连续赋值语句：用来对线网进行赋值，它从更高的抽象角度来对电路进行描述，赋值语句以assign开始。可以加上驱动强度、延时。

重点：连续赋值语句的左值必须是一个标量或向量线网，或者是标量或向量线网的拼接，而不能是向量或向量寄存器。

显性连续赋值  举例：  (已经声明的这个 标识符的状态再进行赋值)(有 assign 标号)

//连续赋值语句， out 是线网, i1 和 i2 也是线网
wire out,i1,i2;
    begin
        assign out =i1 & i2 
    end


// 向量线网的连续赋值语句，addr是16位的向量线网
// addr1 和 addr2 是 16位的向量寄存器
reg[15:0]addr1,addr2;
    begin
        assign addr[15:0] = addr1 | addr2;
    end


//拼接操作  , 赋值操作符左侧是标量线网和向量网的拼接
assign {cout,sum[3:0]} =a[3:0] + b[3:0] + cin

隐性连续赋值说明   （边声明边赋值，有没有写 assign）

//普通的连续赋值
    begin
        wire out;
        assign out = in1 & in2
    end

//使用隐式连续赋值实现与上面两条同样的功能
wrie out = in1 & in2


//连续赋值  out 为线网类型
wire i1, i2;
assign out = i1 & i2;
 

参考文章：Verilog 数据流建模_verilog数据流建模_George_ray的博客-CSDN博客

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2.行为级建模

1.initial 过程语句 ：其中initial常用于仿真中的初始化，其中的语句只执行一次。代表一个独立的执行过程。  （整个过程只运行一次）

参考文章链接：  （文章写的太好了，直接去看他的吧！！！）FPGA学习笔记(三)——Verilog HDL基本语句_verilog里wait_DID 迪的博客-CSDN博客

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2.always 过程语句 ：一个模块中可有多个always语句;每个always语句只要有相应的触发事件产生，对应的语句就执行;与各个always语句书写的前后顺序无关，它们之间是并行运行的。

参考文章链接：  （文章写的太好了，直接去看他的吧！！！）FPGA学习笔记(三)——Verilog HDL基本语句_verilog里wait_DID 迪的博客-CSDN博客

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3.begin  -end 串行语句块

含义：在这个语句里面的 命令是顺序执行的，只有当前命令只有在它的上一条命令结束后才会执行。 （推荐使用 堵塞赋值，效果最后）

参考文章链接：  （文章写的太好了，直接去看他的吧！！！）

FPGA学习笔记(三)——Verilog HDL基本语句_verilog里wait_DID 迪的博客-CSDN博客

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4.fork join 并行语句

含义： 在这个语句里面的命令，是并行执行的， 都是在 等式右边的值计算完成后，同时赋值给对应等式 左边的标识符， 所以说我们的并行语句是不受  中间两个命令的值的变化而变化的。（就是并行命令之间没有联系！！）

参考文章链接：  （文章写的太好了，直接去看他的吧！！！）FPGA学习笔记(三)——Verilog HDL基本语句_verilog里wait_DID 迪的博客-CSDN博客

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5.assign 过程连续赋值

含义：连续过程赋值，等于当你写了这个语句，当这个等式右边的值有变化，等式左边的值也会有变化。

参考文章：  （可以详细的知道 assign 的用法）(1条消息) Verilog初级教程（8）Verilog中的assign语句_verilog assign_李锐博恩的博客-CSDN博客

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6. 过程赋值 =  （堵塞赋值语句） <=（不堵塞赋值语句）

掌握可综合风格的Verilog模块编程的8个原则：

      (1)  时序电路建模时，用非阻塞赋值。

　　(2)  锁存器电路建模时，用非阻塞赋值。

　　(3)  用always块建立组合逻辑模型时，用阻塞赋值。

　　(4)  在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。

　　(5)  在同一个always块中不要既用非阻塞赋值又用阻塞赋值。

　　(6)  不要在一个以上的always块中为同一个变量赋值。

　　(7)  用$strobe系统任务来显示用非阻塞赋值的变量值。

　　(8)  在赋值时不要使用 #0延时。

、

阻塞赋值(=)：

　　我们先做下面定义：RHS—赋值等号右边的表达式，LHS—赋值等号左边的表达式。在串行语句块中，阻塞赋值语句按照它们在块中的排列顺序依次执行，即前一条语句没有完成赋值之前，后面的语句不可能被执行，换言之，后面的语句被阻塞了。阻塞赋值的执行可以认为只有一个步骤的操作，即计算RHS并更新LHS，此时不允许有来自任何其他Verilog语句的干扰。所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上是在前一条赋值语句结束后开始赋值的。有句话我一直没读懂：从理论上讲，它与后面的赋值语句只有概念上的先后，而无实质上的延时。

非阻塞赋值(<=):

　　非阻塞语句的执行过程是：首先计算语句块内部所有右边表达式(RHS)的值，然后完成对左边寄存器变量的赋值操作，例如，下面两条非阻塞赋值语句的执行过程是：先计算右边表达式的值并暂存在一个暂存器中，A的值被保存在一个寄存器中，而B+1的值被保存在另一个寄存器中，在begin和end之间所有语句的右边表达式都被计算并存储完后，对左边的寄存器变量的赋值才会进行。这样C得到的是B的原始值而不是A加一。

参考文章： 阻塞(=)和非阻塞赋值(<=)的不同——《Verilog数字系统设计教程》读书笔记(一) - zxl2431 - 博客园 (cnblogs.com)

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7. 条件语句  if -else   case casez   （if -else可以嵌套）  （超过四个使用 case）

casez  全等比较  （z  高阻态为1）   casex   全等比较(x  未知态为1)

一，使用case语句需要注意的是:
(1）值1到值n之间必须各不相同，一旦判断到与某值相同并执行相应语句块后，case语句的执行便结束。
（2）如果某几个连续排列的值项执行的是同一条语句，则这几个值项间可用逗号相隔，而将语句放在这几个值项的最后一个中。
(3) default选项相当于if-else语句中的else部分，可依据需要用或者不用，当前面已经列出了敏感表达式的所有可能值，则default可以省略。

（4）case语句的所有表达式的值的位宽必须相等，只有这样控制表达式和分支表达式才能进行对应位的比较。

case语句是一种多分支选择语句，if语句只有两个分支可供选择，而实际问题中常常需要用到多分支选择，Verilog语言提供的case语句直接处理多分支选择。case语句通常用于微处理器的指令译码,

它的一般形式如下:

1) case(表达式) <case分支项> endcase

2) casez(表达式) <case分支项> endcase

3) casex(表达式) <case分支项> endcase

case分支项的一般格式如下:

分支表达式: 语句
缺省项(default项): 语句

说明:

a) case括弧内的表达式称为控制表达式，case分支项中的表达式称为分支表达式。控制表达式通常表示为控制信号的某些位，分支表达式则用这些控制信号的具体状态值来表示，因此分支表达式又可以称为常量表达式。

b) 当控制表达式的值与分支表达式的值相等时，就执行分支表达式后面的语句。如果所有的分支表达式的值都没有与控制表达式的值相匹配的，就执行default后面的语句。

c) default项可有可无，一个case语句里只准有一个default项。（具体而言，尽量要有一个default，可以是一个空语句。当然语法上，没有default也不会报错。）

参考文章：【 Verilog HDL 】case, casez, casex 之干货总结_51CTO博客_verilog case和casex

 可以看看这个文章，讲的很好。

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8.循环语句  forever  repeat  for    while   （初学阶段，所以借鉴才是正道）

一个链接：

(1条消息) Verilog 循环语句（while, for, repeat, forever）_verilog forever_一只迷茫的小狗的博客-CSDN博客

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9.强制语句和释放语句  force release

链接：

verilog语法之force和release - ruoshuihjjj - 博客园 (cnblogs.com)

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3.结构化建模

(1)模块级建模:通过调用由用户设计生成的低级子模块来对硬件电路结构进行说明,这种情况下模块由低级模块的实例组成。
(2)门级建模:通过调用Verilog HDL内部的基本门级元件来对硬件电路的结构进行说明，这种情况下模块将由基本门级元件的实例组成。
(3)开关级建模:通过调用Verilog HDL内部的基本开关元件来对硬件电路的结构进行说明，这种情况下模块将由基本开关级元件的实例组成。

学习知识点的 链接：(1条消息) Verilog学习笔记·Day6 结构化建模_verilog结构化建模_九族共瞻迟的博客-CSDN博客

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