Verilog 实现无毛刺时钟切换电路 1,原理 2,无毛刺时钟切换 3,RTL代码设计 4,testbench测试代码 5,RTL+testbench综合的 Netlist 6,前仿真波形验证 参考文献1 1,原理 想要切换时钟电路,最简单的方法肯定是使用一个MUX,control作为控制信号; control = 1, clk_output = clk_50M; control = 0, clk_output = clk_100M; 但是这种做法存在毛刺问题,如下图所示,当control信号转换的边缘时,假如clk_50M与clk_100M的边沿没对准,就有可能出现毛刺,影响时钟质量。