行为级建模

news2025/3/11 14:15:39

1、结构化过程语句

        verilog有两种结构化过程语句：  always    initial

        verilog本质上是并发的。

//声明初值


//方法一
reg    clk    ;
initial
    clk = 1'b0    ;


//方法二
reg    clk = 1'b0    ;

 

2、过程赋值语句

                        阻塞赋值

                       非阻塞赋值

        非阻塞赋值可以避免竞争：

        第一种阻塞赋值会产生竞争的情况，a = b b = a 执行的先后取决与仿真器。

        第二种非阻塞赋值避免了竞争，达到了 交换 a  b 的效果。

//阻塞赋值
always@( posedge clk )
    begin
        a = b ;
    end
always@( posedge clk )
    begin
        b = a ;
    end


//非阻塞赋值
always@( posedge clk )
    begin
        a <= b ;
    end
always@( posedge clk )
    begin
        b <= a ;
    end

3、时序控制

        verilog提供三种时序控制方法：

                                基于延迟的时序控制、基于事件的时序控制、电平敏感的时序控制

        基于延迟的时序控制      

initial
    begin
        x = 1'b0    ;
        #10
        x = 1'b1    ;
    end

        基于事件的时序控制

                常规事件控制、命名事件控制、or事件控制、电平敏感时序控制

//命名事件控制

event    received_data    ;

always@( posedge clk )
    begin
        if( last_data )
            begin
                ->received_data       ;
            end
    end

always@( received_data )
    begin
        data = .........    ;
    end

        ->received_data 表示事件的触发。关键词  event  表示  事件 。  

        电平敏感的时序控制

always
    wait(count_enable)  #20 count = count + 1'b1    ;

当 count_enable为 1 的时候执行，为0的时候仿真会不执行后面的语句，会停顿下来。

4、条件语句

if(      )
    begin
    end
else if(   )
    begin
    end
else
    begin
    end

5、多支路语句

        case casex casez

always@( posedge clk )
    begin
        case( {s1,s0} )
        2'd0:    out = in1    ;
        2'd1:    out = in2    ;
        2'd2:    out = in3    ;
        2'd3:    out = in4    ;
        default: out = in1    ;
        endcase
    end

6、循环语句

        while                 for                        repeat                       forever

        

//while

while(  )
    begin

    end

//for

for( ;  ; )
    begin

    end

//repeat

repeat(128)    ;//循环128次


//foreber

initial
    begin
        forever #10  clk = ~clk ;
    end

7、顺序块和并行块

        顺序块：语句按照顺序执行。

                begin    end

                1、语句一条一条执行、

                2、延迟 是相对于前面那条语句的完成时间。

        并行块：所有语句一起执行。

                fork    join

        块语句的命名：

always@( posedge clk )
    begin:xxxxxxxx

    end

         块的禁用:disable

initial
    begin
        i = 0 ;
        begin: block1
            while( i < 16 )
            begin
                if(  )
                begin
                    disable    block1    ;
                end
            end
        end    
    end

8、生成块

        

genvar    i ;

generate    for( i = 0 ;i < 100 ;i=i+1 )
    begin
        
    end
endgenerate

9、demo  交通信号灯

code：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2025/03/07 15:34:34
// Design Name: 
// Module Name: sig_control
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//

`define TURE    1'b1   
`define FALSE   1'b0

//延迟
`define Y2R_DELAY   3
`define R2G_DELAY   2

module sig_control(
        output  reg    [1:0]   hwy         ,
        output  reg    [1:0]   cntry       ,
        
        input   wire            x           ,
        input   wire            clk         ,
        input   wire            rst_n       
    );
    
    parameter   RED     =   2'd0    ;
    parameter   YELLOW  =   2'd1    ;
    parameter   GREEN   =   2'd2    ;
    
    //定义状态                         HEW      CNTRY
    parameter   S0  =   3'd0    ;//green        red
    parameter   S1  =   3'd1    ;//yellow       red
    parameter   S2  =   3'd2    ;//red          red
    parameter   S3  =   3'd3    ;//red          green
    parameter   S4  =   3'd4    ;// red         yellow
    
    reg [2:0]   state           ;
    reg [2:0]   next_state      ;
    
    always@( posedge clk or negedge rst_n )
    begin
        if( rst_n == 0 )
        begin
            state <= S0 ;
        end
        else
        begin
            state <= next_state ;
        end   
    end
    
    always@(*)
    begin
        case( state )
            S0:
                begin
                    if( x == 1 )
                    begin
                        next_state =    S1  ;
                    end
                    else
                    begin
                        next_state  =   S0  ;
                    end
                end
            S1:
                begin
                    repeat(`Y2R_DELAY) @(posedge clk)   ;
                    next_state  =   S2  ;
                end
            S2:
                begin
                    repeat(`R2G_DELAY) @(posedge clk)   ;
                    next_state  =   S3  ;                    
                end
            S3:
                begin
                    if( x == 1 )
                    begin
                        next_state = S3 ;
                    end
                    else
                    begin
                         next_state = S4 ;                       
                    end
                end
            S4:
                begin
                    repeat(`Y2R_DELAY) @( posedge clk )   ;
                    next_state  =   S0  ;
                end
            default:
                begin
                    next_state  =   S0  ;
                end
        endcase
    end    
    
    always@( posedge clk )
    begin

        case( state )
               S0:
                    begin
                        hwy    <=  GREEN        ;
                        cntry  <=  RED          ;
                    end
               S1:
                    begin
                        hwy    <=  YELLOW        ;
                        cntry  <=  RED           ;
                    end
               S2:
                    begin
                        hwy    <=  RED         ;
                        cntry  <=  RED         ;
                    end
               S3:
                    begin
                        hwy    <=  RED         ;
                        cntry  <=  GREEN       ;
                    end
               S4:
                    begin
                        hwy    <=  RED         ;
                        cntry  <=  ~YELLOW     ;
                    end
               default:
                    begin
                        hwy    <=  GREEN       ;
                        cntry  <=  RED         ;
                    end
        endcase 
    end   
    
endmodule

tb

 

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2025/03/07 15:35:01
// Design Name: 
// Module Name: tb_sig_control
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module tb_sig_control();

    wire [1:0]  MAIN_SIG ,CNTRY_SIG     ;
    reg         CAR_ON_CNTRY_RD         ;
    reg         clk,rst_n                 ;
    
    sig_control sig_control_inst
    (
        .hwy        (MAIN_SIG)          ,
        .cntry      (CNTRY_SIG)         ,
        .x          (CAR_ON_CNTRY_RD)   ,
        .clk        (clk)               ,
        .rst_n      (rst_n)
    );
    
    initial
    begin:monitor
        $monitor($time,"Main_sig = %b   Cntry_sig = %b CAR_ON_CNTRY_RD = %b ",MAIN_SIG,CNTRY_SIG,CAR_ON_CNTRY_RD )  ;
    end
    
    initial
    begin                                   //  clk
        clk = `TURE ;
        forever #5  clk = ~clk  ;
    end
    
    initial                                 //rst
    begin
        rst_n =   1'b0    ;
        repeat(5)   @( posedge clk )    ;
        rst_n =   1'b1    ;      
    end
    
    initial
    begin
        CAR_ON_CNTRY_RD =   1'b0    ;
        
        repeat  (20)    @( posedge clk )    ;
            CAR_ON_CNTRY_RD =   1'b1    ;
        repeat  (10)    @( posedge clk )    ;
            CAR_ON_CNTRY_RD =   1'b0    ;
        repeat  (20)    @( posedge clk )    ;
            CAR_ON_CNTRY_RD =   1'b1    ;
        repeat  (10)    @( posedge clk )    ;
            CAR_ON_CNTRY_RD =   1'b0    ;
        repeat  (20)    @( posedge clk )    ;
            CAR_ON_CNTRY_RD =   1'b1    ;
        repeat  (10)    @( posedge clk )    ;
            CAR_ON_CNTRY_RD =   1'b0    ;
            
        repeat ( 10 )   @( posedge clk )    ;
            $stop   ;                        
    end
    
endmodule

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在这个数字化的时代&#xff0c;个人隐私保护成为了公众关注的焦点。社交媒体巨头 Facebook 作为全球最大的社交平台之一&#xff0c;拥有数十亿用户&#xff0c;其在用户身份验证过程中对隐私保护的重视程度直接影响着用户的安全感和信任度。本文将探讨 Facebook 在用户身份验…
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【JavaWeb学习Day23】

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Maven高级 分模块设计与开发 分模块设计&#xff1a;将一个大项目分成若干个子模块&#xff0c;方便项目的维护、扩展&#xff0c;也方便模块间的相互引用&#xff0c;资源共享。 策略&#xff1a; 1.策略一&#xff1a;按照功能模块拆分&#xff0c;比如&#xff1a;公共组…
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个人记录的一个插件，Unity-RuntimeMonitor

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没有什么干货，仅仅是个人的记录 基于GUI做的一个工具：好处就是Monitor必须，Unity天然支持实时的Monitor;唯一不好处，就是默认字体太小了，layout居中，居右也是要自行设计的。 （下面文字是有一点点写错，但意思和功能就很牛逼了；并不是都按2 x shift，而是一个 shift 添…
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