EDA期末复习——基础知识

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1.大家在3—8译码器时，采用了原理图的输入形式，是否还可以采用其他方式吗？

在设计和实现3-8译码器时，通常会采用原理图的形式来表示电路的逻辑结构。原理图是一种图形化的表示方法，它使用标准的逻辑符号来表示各个逻辑门和它们之间的连接关系。然而，除了原理图之外，还有其他几种方式可以用来表示和实现3-8译码器，比如可以通过逻辑表达式来描述3-8译码器的功能，真值表列出了所有可能的输入组合及其对应的输出状态，使用硬件描述语言，如VHDL或Verilog，可以编写代码来描述3-8译码器的行为，可以通过布尔代数来简化逻辑表达式，可以使用软件工具来仿真3-8译码器的行为。

2.EDA技术在本课程中指的是什么技术，都有哪些技术优势，本课程采用的硬件描述语言程序由哪几部分组成，都有些什么作用。

（1）EDA技术：

即电子设计自动化技术，是指利用计算机辅助设计软件来完成电子系统设计的过程。EDA技术涵盖了从电路设计、仿真、验证到物理实现（如布局布线）的整个流程。

（2）EDA技术优势：

提高设计效率、保证设计质量、支持复杂设计、促进设计重用、优化设计性能、跨学科集成。

硬件描述语言（HDL）是用于描述电子系统硬件结构的编程语言，常见的HDL有VHDL和Verilog。一个典型的HDL程序通常由以下几部分组成：库和包的声明、实体声明、结构体声明、配置声明、测试平台。

（3）每部分的作用如下：

库和包的声明：提供设计所需的标准资源和功能。
实体声明：定义模块的外部接口，是模块与外部世界交互的桥梁。
结构体声明：实现模块的具体功能，是模块的核心部分。
配置声明：在多个实现方案中选择一个，用于设计的灵活性和可维护性。
测试平台：验证设计的正确性，确保设计在实际应用中能够按预期工作。

3.FPGA和CPLD名称

（1）FPGA

FPGA的全称是Field-Programmable Gate Array，即现场可编程门阵列。FPGA是一种集成电路，它包含大量的可编程逻辑块和可配置的互连资源。用户可以通过编程来配置这些逻辑块和互连资源，以实现特定的数字逻辑功能。FPGA的特点包括高度的灵活性、可重配置性和并行处理能力。

（2）CPLD

CPLD的全称是Complex Programmable Logic Device，即复杂可编程逻辑器件。CPLD也是一种集成电路，它由多个可编程逻辑块（通常称为宏单元）组成，这些逻辑块通过可编程互连矩阵连接。CPLD相对于FPGA来说，规模较小，结构更为简单，但同样可以通过编程来实现各种逻辑功能。CPLD通常用于需要较少逻辑资源和较低成本的应用。

4.硬件描述语言HDL主要有哪些？优缺点是什么？

（1）VHDL

VHDL（VHSIC Hardware Description Language）是一种标准化的硬件描述语言，最初由美国国防部开发。

优点：

标准化：VHDL是一个IEEE标准，具有良好的文档和广泛的支持。
强大的建模能力：VHDL支持多种建模风格，包括行为级、数据流级和结构级。
严格的类型检查：VHDL的类型系统严格，有助于减少设计错误。
可读性和可维护性：VHDL代码通常被认为更易于阅读和维护。

缺点：

冗长：VHDL的语法相对冗长，有时需要编写更多的代码来完成相同的任务。
学习曲线：对于初学者来说，VHDL的学习曲线可能比较陡峭。

（2）Verilog

Verilog是一种广泛使用的硬件描述语言，由Gateway Design Automation公司开发，后被Cadence Design Systems收购。

优点：

简洁：Verilog的语法相对简洁，代码量通常比VHDL少。
易于学习：对于有编程背景的人来说，Verilog可能更容易学习。
广泛采用：Verilog在业界有广泛的应用和支持。

缺点：

类型系统较弱：Verilog的类型系统不如VHDL严格，可能导致一些设计错误。
可读性：一些设计者认为Verilog代码的可读性不如VHDL。

（3）SystemVerilog

SystemVerilog是Verilog的扩展，增加了许多高级功能，旨在提高设计和验证的效率。

优点：

增强的验证功能：SystemVerilog提供了丰富的验证功能，如断言、接口和面向对象编程。
向后兼容：SystemVerilog与Verilog兼容，可以逐步采用。
提高生产力：通过高级功能，SystemVerilog可以提高设计和验证的生产力。

缺点：

复杂性：SystemVerilog的功能丰富，但也增加了复杂性。
工具支持：虽然SystemVerilog得到了广泛支持，但某些工具可能不完全支持所有功能。

（4）SystemC

SystemC是一种基于C++的硬件描述语言，用于系统级设计和建模。

优点：

C++基础：SystemC基于C++，对于有C++背景的设计者来说，学习曲线较低。
系统级建模：SystemC支持从系统级到门级的完整设计流程。
性能建模：SystemC可以进行性能分析和优化。

缺点：

工具支持：与VHDL和Verilog相比，SystemC的工具支持可能较少。
资源消耗：SystemC仿真可能需要更多的计算资源。

每种HDL都有其特定的应用场景和优势，选择哪种语言通常取决于项目需求、设计团队的经验和可用工具的支持。

5.自顶向下技术设计思路

自顶而下的设计方法使系统被分解为各个模块的集合之后，可以对设计的每个独立模块指派不同的工作小组。这些小组可以工作在不同地点，甚至可以分属不同的单位，最后将不同的模块集成为最终的系统模型，并对其进行综合测试和评价。

首先，设计说明书明确了功能需求和性能目标。随后，通过建立HDL行为模型，我们以抽象的方式捕捉了设计的意图和行为。这一模型随后通过HDL行为仿真得到验证，确保其逻辑的正确性。

接下来，设计进入HDL-RTL级建模阶段，将抽象的行为模型转化为更具体的寄存器传输级描述。前端功能仿真进一步验证了RTL模型的正确性。逻辑综合阶段将RTL描述转换为门级网表，这是设计从描述到实现的转折点。

为了确保设计的可靠性，测试向量生成和功能仿真是必不可少的步骤，它们帮助我们发现并修正潜在的逻辑错误。结构综合进一步优化了门级网表，以满足时序和面积的约束。门级时序仿真则验证了设计的时序行为，确保其在实际硬件中的正确运行。

最后，硬件测试阶段将设计从仿真环境带入现实世界，通过实际的硬件测试验证设计的物理实现。这一系列步骤构成了一个完整的设计流程，确保了从概念到实现的每一步都经过严格的验证和测试，最终完成设计。

6.设计输入：

图像输入：图形输入通常包括原理图输人、状态图输入和波形图输入三种常用设计方法。

状态图输入设计方法就是根据电路的控制条件和不同的转换方式，用绘图的方法，在EDA工具的状态图编辑器上绘出状态图，然后由EDA编译器和综合器将此状态变化流程图形编译综合成电路网表。

波形图输人设计方法则是将待设计的电路看成是一个黑盒子，只需告诉EDA具黑盒子电路的输入和输出时序波形图，EDA工具即能据此完成黑盒子电路的设计。

原理图输入设计方法是一种类似于传统电子设计方法的原理图编辑输入方式，即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。

HDL文本输入：这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言的电路设计文本，如 VHDL 或 Verilog HDL 的源程序，进行编辑输入。

7. 仿真电路的级别

按仿真电路描述级别的不同，HDL仿真器可以单独或综合完成以下各级仿真：系统级仿真，行为级仿真，RTL级仿真，门级时序仿真。

行为级仿真是在设计的最高抽象层次上进行的仿真，它主要关注电路的行为和功能，而不是具体的实现细节。在这个阶段，设计通常使用高级硬件描述语言（HDL）如VHDL或Verilog来描述，这些描述更接近于算法或流程图，而不是实际的硬件结构。

RTL级仿真是介于行为级和门级之间的仿真，它关注的是寄存器之间的数据传输和逻辑操作。在这个阶段，设计已经被细化到寄存器传输级，使用HDL的描述更加具体，包含了寄存器、组合逻辑和时序逻辑等硬件元素。

8.CPLD的结构：

CPLD（Complex Programmable Logic Device）是一种可编程逻辑器件，它由多个逻辑块（通常称为宏单元或逻辑阵列块）组成，这些逻辑块通过可编程互连资源连接在一起。CPLD的结构设计旨在提供灵活的逻辑实现和快速的信号传播路径。以下是CPLD的基本结构组成部分：

逻辑阵列块（LABs）：
- CPLD的核心是逻辑阵列块，每个LAB包含多个宏单元。
- 每个宏单元通常包含一组可编程的逻辑元件（如查找表LUT、多路复用器、触发器等），可以实现复杂的逻辑功能。
- LABs之间的连接通过可编程互连资源实现。
宏单元（Macrocell）：
- 宏单元是CPLD的基本构建块，每个宏单元能够实现一定的逻辑功能。
- 宏单元通常包括组合逻辑部分和时序逻辑部分，组合逻辑部分可以是一个或多个查找表，而时序逻辑部分通常是一个触发器。
可编程互连资源：
- 可编程互连资源包括全局布线和局部布线网络。
- 全局布线网络连接不同的LABs，而局部布线网络连接同一个LAB内的宏单元。
- 这些互连资源允许设计者根据需要配置信号路径，实现所需的逻辑功能。
I/O单元：
- I/O单元负责处理CPLD与外部电路之间的输入输出信号。
- 每个I/O单元通常包含一个或多个可编程的输入缓冲器、输出驱动器和输出使能控制。
- I/O单元可以配置为输入、输出或双向模式。
配置存储器：
- CPLD的配置信息存储在非易失性存储器中，如EEPROM或Flash存储器。
- 这些存储器保存了CPLD的逻辑配置和互连信息，使得CPLD在上电后能够自动加载配置并运行设计好的逻辑。

CPLD的这种结构使得它非常适合实现中小规模的逻辑设计，具有快速的信号传播速度和较低的功耗。由于其可编程性，CPLD在原型设计和小批量生产中非常有用，允许设计者在不改变硬件的情况下修改逻辑功能。

9.查找表逻辑结构

10.多路选择器的VHDL描述

11.半加器的VHDL描述

SO是和值的数据输出端，CO则是进位数据的输出端口。

12. 有哪几种运算符？

算术运算符、关系运算符、逻辑运算符、位运算符、移位运算符、连接运算符、条件运算符、赋值运算符、范围运算符

13.宏功能模块是什么？基本操作有哪些？

宏功能模块（Macrofunction）通常指的是预定义的、可重用的硬件模块，这些模块实现了特定的功能，如加法器、乘法器、计数器、状态机等。

基本操作如下：

实例化：在设计中实例化宏功能模块，将其作为一个组件使用。实例化时需要指定模块的端口映射，即将设计中的信号与宏功能模块的输入输出端口连接起来。
配置：根据设计需求配置宏功能模块的参数，如位宽、时钟频率、初始状态等。
连接：将宏功能模块的输入端口连接到其他模块或信号，将输出端口连接到需要使用其输出的模块或信号。
控制：通过控制信号或状态机来控制宏功能模块的运行，如启动、停止、复位等。
测试：在仿真环境中对宏功能模块进行测试，验证其功能是否符合设计要求。

14.基本时序元件包括哪些？

触发器（Flip-Flop）：
- D触发器（D Flip-Flop）：在时钟边沿（通常是上升沿）捕获输入数据（D）并将其存储在输出端（Q）。
- JK触发器（JK Flip-Flop）：具有两个输入（J和K），在时钟边沿根据J和K的状态改变输出状态。
- T触发器（T Flip-Flop）：具有一个输入（T），在时钟边沿根据T的状态切换输出状态。
- SR触发器（SR Flip-Flop）：具有两个输入（S和R），在时钟边沿根据S和R的状态设置或重置输出状态。
锁存器（Latch）：
- D锁存器（D Latch）：在使能信号（通常是高电平）有效时捕获输入数据（D）并将其存储在输出端（Q）。
- SR锁存器（SR Latch）：具有两个输入（S和R），在使能信号有效时根据S和R的状态设置或重置输出状态。
寄存器（Register）：
- 并行寄存器：用于存储一组数据位，通常由多个D触发器组成，可以在时钟边沿同时捕获和输出所有数据位。
- 移位寄存器：用于存储和移位数据，可以在时钟边沿将数据向左或向右移动一位或多位。
计数器（Counter）：
- 二进制计数器：用于计数，可以递增或递减，通常由多个触发器组成，每个触发器代表一个二进制位。
- BCD计数器：用于计数，输出为二进制编码的十进制数（BCD码）。
状态机（State Machine）：
- 摩尔型状态机（Moore Machine）：输出仅取决于当前状态，与输入无关。
- 米利型状态机（Mealy Machine）：输出取决于当前状态和输入。

15.核心代码与波形判断

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