【Xilinx】时序约束学习 TIMING-2: 基准时钟源管脚无效

news2024/11/15 23:29:35

        在错误的管脚 <pin_name> 上创建了基准时钟 <clock_name>。建议仅在适当的时钟根(不含时序弧的输入端口或原语输出管脚) 上创建基准时钟。

描述

        基准时钟必须在时钟树的源时钟上定义。例如, 源时钟可能是设计的输入端口。如果在逻辑路径中间定义基准时钟, 时序分析准确性可能降低, 因为它会忽略位于基准时钟源点之前的插入延迟, 从而导致无法正确执行偏差计算。因此, 最好不要在内部驱动程序管脚上创建基准时钟。否则可能导致硬件故障。

解决方案

        修改 create_clock 约束以使用实际时钟树源。

示例

        在下图中, 基准时钟定义 create_clock 约束布局在 IBUFCTRL 实例的输出管脚上。如果使用 clk_pin_p 时钟对输入或输出端口路径进行定时, 则裕量将不准确, 因为将缺失时钟树插入延迟部分。差分输入缓冲器的基准时钟定义应布局在顶层端口 clk_pin_p 上。

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