FPGA知识汇集-FPGA时序基础理论

对于系统设计工程师来说，时序问题在设计中是至关重要的，尤其是随着时钟频率的提高，留给数据传输的有效读写窗口越来越小，要想在很短的时间限制里，让数据信号从驱动端完整地传送到接收端，就必须进行精确的时序计算和分析。同时，时序和信号完整性也是密不可分的，良好的信号质量是确保稳定的时序的关键，由于反射，串扰造成的信号质量问题都很可能带来时序的偏移和紊乱。因此，对于一个信号完整性工程师来说，如果不懂得系统时序的理论，那肯定是不称职的。本章我们就普通时序（共同时钟）和源同步系统时序等方面对系统时序的基础知识作一些简单的介绍。

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普通时序系统（共同时钟系统）

所谓普通时序系统就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供。下图就是一个典型的普通时钟系统的示意图，表示的是计算机系统的前端总线的时序结构，即处理器(CPU)和芯片组（Chipset）之间的连接。

在这个例子中，驱动端（处理器）向接收端（芯片组）传送数据，我们可以将整个数据传送的过程考虑为三个步骤：

1.核心处理器提供数据；

2.在第一个系统时钟的上升沿到达时，处理器将数据Dp锁存至Qp输出；

3.Qp沿传输线传送到接收端触发器的Dc，并在第二个时钟上升沿到达时，将数据传送到芯片组内部。一般来说，标准普通时钟系统的时钟信号到各个模块是同步的，即图中的Tflt clka和Tflt clkb延时相同。通过分析不难看出，整个数据从发送到接收的过程需要经历连续的两个时钟沿，也就是说，如果要使系统能正常工作，就必须在一个时钟周期内让信号从发送端传输到接收端。如果信号的传输延迟大于一个时钟周期，那么当接收端的第二个时钟沿触发时，就会造成数据的错误读取，因为正确的数据还在传输的过程中，这就是建立时间不足带来的时序问题。

目前普通时序系统的频率无法得到进一步提升的原因就在于此，频率越高，时钟周期越短，允许在传输线上的延时也就越小，200-300MHz已经几乎成为普通时序系统的频率极限。那么，是不是传输延时保持越小就越好呢？当然也不是的，因为它还必须要满足一定的保持时间。在接下来几节里，我们就建立和保持时间来分析一下时序设计需要考虑的一些问题以及正确的系统时序所必须满足的条件。

时序参数的确定

对于时序问题的分析，我们首先要清楚地理解相关的一些时序参数的具体含义，比如Tco，缓冲延时，传播延迟，最大/小飞行时间，建立时间，保持时间，建立时间裕量，保持时间裕量，时钟抖动，时钟偏移等等，如果对这些参数的概念理解不深刻，就很容易造成时序设计上的失误。

首先要阐明的是Tco和缓冲延时（buffer delay）的区别。从定义上来说，Tco是指时钟触发开始到有效数据输出的器件内部所有延时的总和；而缓冲延时是指信号经过缓冲器达到有效的电压输出所需要的时间。可以看出，Tco除了包含缓冲延时，还包括逻辑延时。通常，确定Tco的方法是在缓冲输出的末端直接相连一个测量负载，最常见的是50欧姆的电阻或者30pF的电容，然后测量负载上的信号电压达到一定电平的时间，这个电平称为测量电压（Vms），一般是信号高电平的一半。如Tco和缓冲延时的确定如下图所示：

信号从缓冲器出来之后，就要经过传输线到接收终端，信号在传输线上的传输的延时我们称为传播延迟（propagationdelay），它只和信号的传播速度和线长有关。然而我们在大多数时序设计里面，最关键的却不是传播延迟这个参数，而是飞行时间（Flight Time）参数，包括最大飞行时间（Max Flight Time）和最小飞行时间（Min Flight Time）。飞行时间包含了传播延迟和信号上升沿变化这两部分因素，从下图中可以很容易看出两者的区别。

在较轻的负载（如单负载）情况下，驱动端的上升沿几乎和接收端的信号的上升沿平行，所以这时候平均飞行时间和传播延迟相差不大；但如果在重负载（如多负载）的情况下，接收信号的上升沿明显变缓，这时候平均飞行时间就会远远大于信号的传播延迟。这里说的平均飞行时间是指Buffer波形的Vms到接收端波形Vms之间的延时，这个参数只能用于时序的估算，准确的时序分析一定要通过仿真测量最大/最小飞行时间来计算。

上面只是对信号上升沿的分析，对于下降沿来说，同样存在着最大/最小飞行时间的参数，如下图。在时序计算时我们实际取的最大飞行时间是在上升沿和下降沿中取最长的那个飞行时间，而最小飞行时间则是取上升和下降沿中最短的那个飞行时间。

也有些时候，人们对信号的最大/最小飞行时间还有其它称谓，比如在Cadence软件中，就将最大飞行时间称为最终稳定延时（Final Settle Delay），而将最小飞行时间称为最早开关延时

（First SwitchDelay），如下图。

信号经过传输线到达接收端之后，就牵涉到建立时间和保持时间这两个时序参数，它们是接收器本身的特性，表征了时钟边沿触发时数据需要在锁存器的输入端持续的时间。通俗地说，时钟信号来的时候，要求数据必须已经存在一段时间，这就是器件需要的建立时间（Setup Time）；而时钟边沿触发之后，数据还必须要继续保持一段时间，以便能稳定的读取，这就是器件需要的保持时间（Hold Time）。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。见下图，其中还考虑了时钟误差的因素。

每个器件的建立和保持时间参数，一般都可以在相应的DataSheet查到，对于设计者来说最大的目的是提高时序的裕量，这样即使信号完整性上出现一点问题，或者外界环境发生一定的变化，系统仍然能正常工作，这就是一个设计优良的系统应该体现出的超强的稳定性。

系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。所谓抖动，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响，如下图。除此之外，还有一种由于周期内信号的占空比发生变化而引起的抖动，称之为半周期抖动。总的来说，jitter可以认为在时钟信号本身在传输过程中的一些偶然和不定的变化之总和。

时钟偏移(skew)是指两个相同的系统时钟之间的偏移。它表现的形式是多种多样的，既包含了时钟驱动器的多个输出之间的偏移，也包含了由于PCB走线误差造成的接收端和驱动端时钟信号之间的偏移，比如在下图中所示，CLKA和CLKB之间的差异，CLKC和CLKP之间的差异均为时钟偏移，这些偏移量在时序计算中需要全部考虑。

除了上面提到的这些概念，还有一点要注意的是，时刻不能忽略信号完整性对时序的影响，比如串扰会影响微带线传播延迟；反射会造成数据信号在逻辑门限附近波动，从而影响最大/最小飞行时间；时钟走线的干扰会造成一定的时钟偏移。有些误差或不确定因素是仿真中无法预见的，设计者只有通过周密的思考和实际经验的积累来逐步提高系统设计的水平。

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