文章目录
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- 一、D触发器
- 二、verilog源码
- 三、综合及仿真结果
一、D触发器
本文介绍数字逻辑电路中常用的基础时序逻辑电路触发器。它有记忆和存储信息功能，触发器是边沿触发电路。
下图是触发器常用表示方式（时钟上升沿有效）：
触发器由两个锁存器组成，前级是主锁存器，后级是从锁存器。时钟CLK为低时将din的数据锁存进主锁存器，当CLK为高时，前级输出会锁存到从锁存器。这样，主锁存器在时钟低电平时对din的跟随不会影响到输出Q。在时钟为高时，Q会跟随前级锁存器的输出，但此时前级输出不会变化了。由于输出Q的变化发生在时钟信号由低到高的瞬间，所以触发器它是边沿敏感电路。
二、verilog源码
// dff with synchronous reset
module dff_sclr</
