CXL寄存器介绍（3）- CXL MMIO

news2024/11/25 21:16:17

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文章目录

0. 引言
1. CXL RCRB
- 1.1 RCRB 基地址
- 1.2 RCH DP RCRB
- 1.3 RCD UP RCRB
2. CXL Component Registers
- 2.1 RCH/RCD Component Register
- 2.2 Component Register for ALL Other CXL Components
- 2.3 CXL CHBCR
3. 参考

0. 引言

CXL Device/Port 相关寄存器一部分位于 PCIe 配置空间内，一部分位于 MMIO 空间内。早前《CXL寄存器分类》简单介绍了 CXL 的寄存器分布及 CXL 相关的 DVSEC，接下来进一步介绍下 MMIO 中的 CXL RCRB 及 Component Registers。

1. CXL RCRB

CXL RCH DP 及 RCD UP 没有配置空间，通过扫描 PCIe 配置空间的方式无法发现 RCH DP 及 RCD UP。RCH DP 及 RCD UP 相关的寄存器实现在了 RCRB 范围内。

RCRB 功能类似于 PCIe 配置空间，其内部实现了 CXL 链路相关控制、状态寄存器及各种所需的能力结构。Flex Bus Port DVSEC 是所有 Port RCRB 中必须实现的能力结构，相关介绍可参考《CXL DVSEC》PCIe DVSEC for Flex Bus Port。

1.1 RCRB 基地址

RCRB 的基地址由 System Firmware 指定，

对于 eRCD，其 RCRB 基地址由 System Firmware 直接指定；
对于工作在 RCD Mode 的 RP 或 DSP，System Firmware 通过配置 PCIe 配置空间中的 CXL DVSEC ID3 中的 RCRB Base/Base_High 并使能 RCRB 来指示 RCRB 的基地址；
对于 RCD UP（只能是 eRCD UP 不能为 USP，eRCH 下不能直接挂载 USP），RCD 捕获复位之后收到的第一笔 MRd（CXL 1.1 时 MWr/MRd 均可）的地址（低 12b 清零）作为 RCRB 地址。

上述 RCH 和 RCD 的 RCRB 占用相邻的两个 4KB 地址空间，RCRB 的地址范围不能与 Device 配置空间及内存空间出现交叠。

1.2 RCH DP RCRB

下图是 RCH DP RCRB 寄存器布局图，其带有 Type 1 类型的配置头。RCRB 中的 MEMBAR0 用以指示该 Port 相关的 Component 寄存器在 MMIO 中的基地址。

在这里插入图片描述

1.3 RCD UP RCRB

下图是 RCD UP RCRB 寄存器布局图，其带有 Type 0 类型的配置头。对于 RCD UP RCRB，其：

MEMBAR0 用以指示该 Port 相关的 Component 寄存器在 MMIO 中的基地址；
Config Header 中的 Command 寄存器及 Status 寄存器 Reserved；
Device Capabilities、Control、Status 及 Device Capabilities 2、Control 2、Status 2 Reserved；
Device/Port Type、Slot 实现、中断消息数量等字段均 Reserved。

在这里插入图片描述

2. CXL Component Registers

早前简单介绍了 CXL 的寄存器分布、CXL 相关的 DVSEC 及 MMIO 中的 CXL RCRB，接下来进一步介绍下 MMIO 中的 Component Registers。

2.1 RCH/RCD Component Register

CXL Component Register 包括 CXL.io、CXL.cachemem、CXL ARB/MUX 寄存器等常规 CXL Component 的寄存器，对于实现了 RCRB 的 RCH 及 RCD，该寄存器块唯一 RCRB MEMBAR 内；对于未实现 RCRB 的 RCD 该寄存器块位于 Register Locator DVSEC 指定的 PCIe BAR MMIO 空间内；对于 CXL Host Bridge，该寄存器块位于 CHBCR 内，由 ACPI CEDT 指定其在 Memory Mapped 空间内的基地址。

CXL Component Register 寄存器块 Size 为 64KB，按照地址从前到后的顺序分别为：