基本概要

          随着高速ADC跨入GSPS范围，与FPGA(定制ASIC)进行数据传输的首选接口协JESD204B。为了捕捉频率范围更高的RF频谱，需要宽带RFADC。在其推动下，对于能够捕捉更宽带宽并支持配置更灵活的SDR〈软件定义无线电）平台的 GSPSADC。

本文主要介绍JESD204B协议、JESD204B标准是一种分层规范．了解这一点很重要。规范中的各层都有自己的功能要完成。应用层支持JESD204B链路的配置和数据映射。

整体架构流程

       高速串行接口〈在此情况下即JESD204B）是必不可少的。JESD204B标准是一种分层规范．了解这一点很重要。规范中的各层都有自己的功能要完成。应用层支持JESD204B链路的配置和数据映射。传输层实现转换样本与成帧未加扰八位字之间的映射。

        加扰层可以选择性地获取八位字并进行加扰或解扰．以便通过延展频谱尖峰来降低EMI效应。加扰在发送器中完成.解扰在接收器中完成。在数据链路层中，可选加扰的八位字编码成10位字符。该层也是产生或检测控制字符的地方，目的是监视和维护通道对齐。物理层即串行器/解串器〈SERDES)层，负责以线路速率发送或接收字符。

       该层包括串行器、驱动器、接收器.时钟和数据恢复电路。图1显示了这些层在JESD204B中的安排。为了更好地理解该规范，详细阐释各层对了解ADC样本如何映射到8B/10B串行字是有好处的。 

技术名词解释

      ADC:

      模拟数字转换器即A/D转换器，或简称ADC，通常是指一个将模拟信号转变为数字信号的电子元件。通常的模数转换器是将一个输入电压信号转换为一个输出的数字信号。由于数字信号本身不具有实际意义，仅仅表示一个相对大小。故任何一个模数转换器都需要一个参考模拟量作为转换的标准，比较常见的参考标准为最大的可转换信号大小。而输出的数字量则表示输入信号相对于参考信号的大小 [1]  。

     GSPS：

积分型AD的转换时间是毫秒级属低速AD，逐次比较型AD是微秒级属中速AD，全并行/串并行型AD可达到纳秒级。采样时间则是另外一个概念，是指两次转换的间隔。为了保证转换的正确完成，采样速率(Sample Rate)必须小于或等于转换速率。因此有人习惯上将转换速率在数值上等同于采样速率也是可以接受的。常用单位是ksps和Msps，表示每秒采样千/百万次（kilo / Million Samples per Second）。

   在高速数据通信领域，经常使用GSPS（Gigabit Samples Per Second，即每秒千兆次采样）作为单位，1GSPS=1000MSPS=1000,000KSPS.

技术细节

1.应用层

通过应用层可以实现特殊用户配置，以及将采样数据映射到典型JESD204B规范之外。这样便能更有效地使用该接口来降低功耗并获得其它好处。必须注意:发送器（ADC)和接收器（FPGA)均须采用此类特殊配置。接收器和发送器必须以相同方式进行配置，以便正确传输和解读数据。对于需要以不同于N'(每个样本传输的位数）的样本大小传输数据的ADC，以独特方式配置应用层可能有利。可以将多个样本重新包装，从而降低通道速率,提高链路整体效率。

2.传输层

       让我们仔细看看JESD204B规范的传输层。传输层接受ADC样本并添加信息(填充)以产生半字节组（通常在4位边界上）。此信息以结束位或控制位的形式提供，是有关所传输数据的附加信息。传输层将这些半字节组安排为帧。必须注意:传输层以并行数据将这些样本提供给数据链路。并行数据总线的宽度由成帧器结构决定,单字节为8位，双字节为16位，以此类推。此时的数据流尚未达到串行器。
     一个ADC可以映射到一个单通道链路，或者映射到一个多通道链路。这种配置能力对于宽带RF 应用中使用的GSPSADC特别方便，在此类应用中，采样速率决定是否使用多个通道，以便符合对通道速率的限制。若同一器件中有个ADC,也可以将多个转换器映射到多个通道。这些ADC可以映射到一个单通道链路，或者映射到一个包括L个通道的多通道链路。某些情况下，一个ADC可能需要多个通道。这要由给定ADC的最大通道速率来决定。例如，12位.2.5GSPs AD9625的最大通道速率为6.5Gbps。这意味着当N'等于16时，总共需要8个通道。有时候，通道速率可能受到系统中的FPGA限制。对于在RF应用中使用GSPSADC的客户，成本可能是设计考虑之一。

       为了降低成本，可以使用通道速率较低的FPGA。例如，1位. 1.OGSPS双通道AD9680的最大通道速率为12.5Gbps。AD9680有4个输出通道，可配置抽取来降低采样速率．从而降低通道速率。这对于特定RF应用有两个作用:一是降低通道速率，二是带宽选择。现在回到JESD204B参数，N'参数指定JESD204B字大小。转换器采样分辨率被分解成位半字节。14位转换器和16位转换器分别有自个半字节，而12位转换器有3个半字节。如果AD9625的N设置为12，则所需通道数可以减少2个.有6个通道便可使通道速率小于6.5Gbps。建议将转换样本数〔S）映射到自位半字节边界上的JESD204B字中。图2显示了ADC样本数到串行通道的映射。它已经参数化，支持许多可以利用JESD204B实现的潜在情况。

总结

      采用JESD204B的设计数量与日俱增．并且涉及诸多市场，例如通信．仪器仪表.军工和航空航天。这些市场推动宽带RF系统设计使用GSPSADC，因而需要JESD204B串行接口。收发器支持JESD204B串行化/解串的FPGA越来越多，而且越来越便宜。随着JESD204B接口变得越来越受欢迎，了解JESD204B规范的各层是很重要的。

         如上所述，规范中的各层都有自己的功能要完成。配置和数据映射是应用层的功能．而转换样本与未加扰八位字之间的映射是在传输层完成。加扰可以选择性使能．以通过延展频谱尖峰来降低EM影响。在数据链路层．可选加扰的八位字编码为8B/10B字符．控制字符的产生或检测也在这里完成．以便支持通道对齐监控和维护。驱动器．接收器．时钟和数据恢复电路构成发送和接收数据的物理层。

         通过本文系统设计者应当能够更好地了解JESD204B规范的各层．从而在下一个设计中更加有准备地实施JESD204B。