边缘检测，检测上升沿

 

对于 8 位矢量中的每个位，检测输入信号何时从一个时钟周期中的 0 变为下一个时钟周期的 1（类似于正边沿检测）。输出位应在发生 0 到 1 转换后设置周期。

以下是一些示例。为清楚起见，in[1] 和 pedge[1] 分别显示。

module top_module (
    input clk,
    input [7:0] in,
    output [7:0] pedge
);
    reg [7:0] in_reg;
    always@ (posedge clk) begin
        in_reg <= in;
    	pedge <= in & ~in_reg;
    end
endmodule