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前言

环境：
vivado 2018.3
vscode

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一、HLS是什么？与VHDL/Verilog编程技术有什么关系?

1、HLS简介

HLS(High-Level Synthesis),HLS是高层次综合的简称，至于层次的理解。一般分为系统级、算法级、RTL级、门级，开关级。

一般认为RTL级及以下设计是可用的，“层次”即从什么角度去描述想要实现的功能。譬如，a xor b采用门级描述就是a，b是一个异或门的输入；而采用高一点层次描述就是a+b。显然，越低层次的描述越困难

HLS就是从高层次描述，之后综合成可用的网表文件的技术。这里的“高”指采用C、C++等编写程序，而不是传统的HDL语言。然而，实际上Vivado套件中是预先采用Vivado HLS这个软件将C程序转换成为Verilog HDL或者VHDL代码，之后进行下一步操作的，并不是直接综合C代码。

对比：传统的 FPGA 开发，首先写 HDL 代码，然后做行为仿真，最后做综合、时序分析等，最后生成可执行文件下载到 FPGA 使用，开发周期比较漫长。使用 HLS，用高级语言开发可以提高效率。因为在软件中调试比硬件快很多，在软件中可以很容易的实现指定的功能，而且做 RTL仿真比软件需要的时间多上千倍。

2、开发流程

可以看到Vivado HLS设计输入包括三部分：C算法描述文件、C算法仿真文件和Directives文件。最终输出结果以IP、DCP或SysGen模型的形式存在。

3、HLS与VHDL/Verilog编程技术有什么关系?

RTL（寄存器传输级别，基于 VHDL/Verilog 语言）逐步发展，但 VLSI 系统的复杂性呈指数级增长，使 RTL 设计和验证过程成为生产力的瓶颈。HLS（高级综合）通过提高抽象级别， 可以减少最初的设计工作量，设计人员可以集中精力描述系统的行为，而不必花费时间来实现微体系结构的细节，且验证被加速、设计空间探索(DSE)更快、定位新平台非常简单、软件工程师可以访问 HLS 等这些好处加在一起，减少了设计和验证时间，降低了开发成本，并降低了进行硬件项目的门槛，因此缩短了产品上市时间，并且在异构系统上使用硬件加速已成为更具吸引力的选择。但是在结果质量(QoR)上，HLS 工具还落后于 RTL。

二、2. HLS有哪些关键技术问题？目前存在什么技术局限性？

1.关键技术问题

1、字长分析与优化：
FPGA 的一个最主要特点就是可以使用任意字长的数据通路和运算。因此，FPGA 的 HLS 工具不需要拘泥于某种固定长度的表达方式，而可以对设计进行全局或局部的字长优化，从而达到性能提升和面积缩减的双重效果。

2、循环优化：
循环优化一直是 HLS 优化方法的研究重点和热点。一个流行的循环优化方法，多面体模型的应用非常广泛，在 HLS 里主要被用来将循环语句以空间多面体表示，然后根据边界约束和依赖关系，通过几何操作进行语句调度，从而实现循环的变换。

3、与Verilog相比，能做到的优化十分有限：

2、技术局限性

1、难以预测最终性能及资源利用率：
HLS编译器是静态工具，对理解代码的动态特性没有任何帮助。HLS编译器的行为通常难以预测最终的性能和资源利用率。

2、HLS实现简单逻辑较为臃肿：
对于一些简单的逻辑，HLS实现结果较为臃肿。一些简单的逻辑，用HDL实现只需要数十行代码，而HLS的实现结果却相当复杂。

3、HLS对开发人员要求较高：
HLS对开发人员的要求比较高。HLS使用的语言显然不是标准C/C++语言，应该是扩展类C/C++语言。
HLS更适合于已经有现成的、高质量的C算法代码，这时候急需在FPGA上去映射成硬件，非常高效，但是对于有经验的verilog手写设计者，HLS综合工具有时候用得非常麻烦。设计者明知道一个方案是可行的，但是就想不到如何让HLS把C代码变成自己设想的电路。

三、使用 HLS 完成 led 灯闪烁

1、新建工程

• 打开Vivado HLS并新建一个工程：

• 设置工程名及路径：
  
• 选择器件：

2、添加C文件

• 添加源文件：

右键 Source，点击 New file，在弹出的窗口中，选中我们存放源码的目录后。新建一个 led.cpp 文件和led.h头文件。

• 头文件代码：

#ifndef _SHIFT_LED_H_
#define _SHIFT_LED_H_
#define CNT_MAX 100000000
//#define CNT_MAX 100
#define FLASH_FLAG CNT_MAX-2
typedef int led_t;
typedef int cnt_t;
void flash_led(led_t *led_o , led_t led_i);
#endif

• 源文件代码：

#include "led.h"
void flash_led(led_t *led_o , led_t led_i){
cnt_t i;
for(i=0;i<CNT_MAX;i++){
if(i==FLASH_FLAG){
*led_o = ~led_i;
}
}
}

• 添加C仿真文件：

右键 Test Bench，选择添加新建文件，在弹出窗口新建一个 test_led.cpp。

• C仿真代码：

#include "led.h"
#include <stdio.h>
int main(){
led_t led_i=0x01;
led_t led_o;
const int SHIFT_TIME = 4;
int i;
 for(i=0;i<SHIFT_TIME;i++){
 flash_led(&led_o , led_i);
 led_i = led_o;
 printf("shift_out is %d \n",(int)(led_o&0x01));
 }
 }

3、进行C仿真与综合

• 设置顶层文件：

点击 project >选择project seethings>选择 synthesis>browser>选择 flash_led 作为顶层函数

• 然后点击 project >Run C simulation进行仿真：
  

在 Console 窗口中，我们可以看到输出的结果时 01 交替变化，证明 C 仿真的结果正确。

• 点击 Solution>Run C Synthesis >Active Solution进行C综合：

编译器会将 C++代码映射到 RTL 电路

在 C 综合后的结果中，我们可以查看所占用的资源，设计所需的 Latency，和接口的类型等等。Timing 和 Latency 报告：其中 Latency 指的是，设计电路完成一次任务需要的时间，Interval 指的是两次任务之间的时间间隔。C 综合后的结果还包含许多信息，这里不一 一进行介绍。

• C综合后生成的Verilog 代码

4、联合仿真

我们可以通过C/RTL联合仿真来验证映射出来的RTL电路是否正确。需要注意的是Vivado HLS会利用我们的C Testbench 自动生成Verilog Testbench，同时，联合仿真结束过后，我们可以通过使用 Vivado 或者 Modelsim 来查看仿真波形。

• 点击 Solution > Run C/RTL Cosimulation进行联合仿真：
  
• 仿真结果：

在联合仿真时我们也可以观察 Console 打印出来的结果，可以看到通过
C/RTL 联合仿真得到的结果与在 C 仿真时得到的结果一致，仿真通过。

5、补充(位自定义)

对于这个 led 灯闪烁实验，我们可以看到，只需要 1bit 数据位宽就能表示这个变量，而在本次是实验中，我们还是采用的 int 类型来定义的这个数据，从 C 综合 的结果来看，输入的 led_i 和输出的 led_o 仍然是 32 位位宽的。那么 HLS 中有没有办法实现像 FPGA 开发中那样，实现自定义的位宽呢？答案是可以的，接下来，就来对设计进行更改，完成自定义位宽的输入输出。

• 引入ap_int.h头文件，修改后的头文件如下：

#ifndef _SHIFT_LED_H_
#define _SHIFT_LED_H_
#include "ap_int.h"
#define CNT_MAX 100000000
//#define CNT_MAX 100
#define FLASH_FLAG CNT_MAX-2
// typedef int led_t;
// typedef int cnt_t;
 typedef ap_int<1> led_t;
 typedef ap_int<32> cnt_t;
 void flash_led(led_t *led_o , led_t led_i);
 #endif

• 对源文件中的函数添加 Directive，来确定接口的类型：
  
• 分别对输出信号 led_o 进行约束，在 Directive 窗口中右键选中 led_o，led_i选中插入 Directive：
  
  在弹出的窗口进行相应选择
• led_o:
  
• led_i:
  
• 约束成功后代码发生变化：
  
• 仿真结果依旧正确：
  
• 综合结果：
  

通过改变数据类型为自定义位宽后，综合生成所需要的触发器与查找表都减少了。

添加 directive 后综合的接口信号,HLS 已经为输入输出信号添加上了输入输出的有效标志。这样，我们再将来调用这个 IP 的时候，就能够控制它的时序。

最后我们在进行一次联合仿真就进入下一步。

6、Modelsim查看信号

• Modelsim打开wlf文件观察波形：

具体的路径是 Solution/sim/verilog/flash_led.wlf

• 右击选择add wave将定成模块的信号添加到波形窗口：

• 波形图：

我们可以观察到输出输入输入输出信号，和其他一些信号，其中需要重
点关注的信号是上面 C 综合后生成的那些信号。

7、导出 HLS 工程生成的 IP 核

• 报错信息：
  

修改系统的时间为2021年之前再次导出即可成功。

8、创建 Vivado 工程并导入 HLS 生成的 IP 核

这里省略了创建Vivado 工程的步骤。

• 点击 settings：

• 然后点击 IP，选中仓库，再点击+号进行添加由 HLS 生成的 IP：

• 定位到前面的Solution，选择后系统会自动识别：
  
• 点击apply>ok添加到仓库：

• 验证 HLS 生成的 IP 是否被导入到 Vivado IP 仓库：
  

IP添加成功。

9、将 HLS 产生的 IP 添加到工程当中

• 双击IP后点击ok生成该IP：
  
• 向工程中添加一个新的文件，用于完成本次实验，点击 Add file：
  
  
  
• led.v文件：

`timescale 1ns / 1ps
module led(
input wire clk ,
input wire rst_n ,
output wire led_o
);

wire rst ;//同步复位
wire ap_ready ;//当前可以接收下一次数据
 reg ap_start ;//IP 开始工作
 reg led_i_vld ;//输入数据有效
 wire led_o_vld ;
 reg led_i ;//输入的 led 信号
 wire led_o_r ;
 wire ap_done ;
 wire ap_idle ;
 reg [1:0] delay_cnt ;
 assign rst = ~rst_n ;
assign led_o = led_o_r ;

//----------------delay_cnt--------------
always @(posedge clk) begin
if (rst==1'b1) begin
delay_cnt <= 'd0;
end
else if(delay_cnt[1]==1'b0) begin
delay_cnt <= delay_cnt + 1'b1;
end
end

//----------------ap_start---------------
always @(posedge clk) begin
if (rst==1'b1) begin
ap_start <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
ap_start <= 1'b1;
end
end

//----------------led_i_vld--------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i_vld <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
led_i_vld <= 1'b1;
end
end

//----------------ap_i------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i <= 1'b0;
end
else if(led_o_vld==1'b1)begin
led_i <= led_o_r ;
end
end


flash_led_0 inst_flash_led (
.led_o_V_ap_vld(led_o_vld), // output wire led_o_V_ap_vld
.led_i_V_ap_vld(led_i_vld), // input wire led_i_V_ap_vld
.ap_clk(clk), // input wire ap_clk
.ap_rst(rst), // input wire ap_rst
.ap_start(ap_start), // input wire ap_start
.ap_done(ap_done), // output wire ap_done
.ap_idle(ap_idle), // output wire ap_idle
.ap_ready(ap_ready), // output wire ap_ready
.led_o_V(led_o_r), // output wire [0 : 0] led_o_V
.led_i_V(led_i) // input wire [0 : 0] led_i_V
);
endmodule

• 添加约束文件：

• 创建一个top_pin.xdc约束文件：

##############LED define################## 
set_property PACKAGE_PIN P15 [get_ports {led_o}]
set_property IOSTANDARD LVCMOS33 [get_ports {led_o}]
##############Reset define################## 
set_property PACKAGE_PIN P16 [get_ports {rst_n}]
set_property IOSTANDARD LVCMOS33 [get_ports {rst_n}]
##############50M CLK define################## 
create_clock -period 20.000 -name clk -waveform {0.000 10.000} [get_ports clk]
set_property PACKAGE_PIN N18 [get_ports {clk}]
set_property IOSTANDARD LVCMOS33 [get_ports {clk}]

• 像前面一样添加即可：

四、上板验证

• 点击生成bit 流文件：

• 生成完成：

生成bit流后，等待一段时间出现这个弹窗说明生成成功。选择第三个打开硬件管理器。

• 点击open target ：
  
• Hardware 中有设备显示就说明我们已经连接成功：
  
• 点击Program device进行烧录：

• 点击Program完成下载：
  
• 效果：

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五、总结

此次学习，完成了通过HLS封装一个IP并将他应用到Vivado项目里，实现用高级语言来进行综合，进而映射到RTL电路，最后实现通过软件语言来实现控制硬件。此次原理较为简单，但是步骤繁多需要仔细操作。

六、参考资料

图解Vivado HLS设计流程
HLS编程环境入门
HLS编程环境入门