前言

以下内容源自Verilog实验
仅供学习交流使用

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实验四 数码管实验【Verilog】

一、实验目的：

1.进一步熟悉Modelsim和VIVADO工具；
2.掌握7段数码管显示译码器；
3.掌握7段数码管数码管动态输出显示的方法。

二、实验设备：

1. 装有ModelSim和VIVADO的计算机。
2. Sword实验系统。

三、实验任务:

1.实现按动开关键，在数码管上显示相应的十六进制数 0~F。（参考给定的已有工程文件Prep-IO）
2.实现开发板上的数码管动态显示0~F。

四、实验原理:

五、实验步骤：

1.采用VerilogHDL语言编程实现输入4位二进制，输出是8位数码管显示码。
2.用Modelsim进行功能仿真。
3.分别设计4位二进制数自动生成模块和数码管的译码模块。
4.在顶层文件将2个电路模块实例化，并进行相应的连线。
5.用VIVADO综合并将电路下载到开发板进行电路功能测试。

六、实验结果：

（1）运算程序：
BCDCode：

Seg7：

（2）测试程序：

（3）仿真图

（4）顶层文件

（5）时钟信号产生

（6）LED灯设计文件

（7）电路设计

（8）电路连接

（9）FPGA开发板测试

七、心得体会：

通过本次实验的学习，我进一步熟悉了Modelsim和VIVADO工具，掌握了7段数码管显示译码器和7段数码管数码管动态输出显示的方法。

最后

这篇博客能写好的原因是：站在巨人的肩膀上

这篇博客要写好的目的是：做别人的肩膀

开源：为爱发电

学习：为我而行