Overview

本文将会介绍 soc 芯片中 如何通过DFT 来接管 芯片上的 clock 和 reset 模块，以及什么场景下需要 DFT来接管它们。

在 SoC (系统级芯片) 的设计与测试中，DFT（Design for Testability, 可测试性设计）是一项重要技术，用于确保芯片能够高效、准确地进行制造测试。以下是通过 DFT 接管 SoC 芯片上 clock 和 reset 模块的方法，以及对应的应用场景说明。

DFT 接管 Clock 和 Reset 的方法

Clock 接管方法

• 引入可控的测试时钟（Test Clock Mux）：
  在时钟路径上插入一个多路复用器 (MUX)，允许选择使用芯片内部工作时钟或外部测试时钟。外部测试时钟通常由ATE（自动测试设备）提供。
  

• 门控时钟插入（Clock Gating for Testing）：
  对时钟路径添加门控逻辑，允许在测试时钟下更精确控制时钟信号的启停。

• 支持时钟分区测试：
  对于 SoC 中不同频率和域的时钟，可以将其分区管理，方便在测试中依次或分别控制。

Reset 接管方法

• 可控的复位信号（Test Reset Mux）：
  在复位路径上也引入 MUX，选择使用正常复位信号或测试复位信号。

• 保持复位状态：
  测试模式下，添加逻辑保持复位状态稳定，防止因信号抖动影响测试结果。

• 异步与同步复位管理：
  在需要时将异步复位转换为同步复位，以便在测试过程中更可控。

什么场景下需要 DFT 来接管 Clock 和 Reset？

制造测试（Manufacturing Test）

• 通过 DFT 控制时钟和复位，运行扫描链测试（Scan Test）、内置自测试（BIST），确保芯片制造质量。

• 避免芯片复杂的内部时钟和复位行为影响测试环境，确保可控性。

静态路径扫描测试（Scan Testing）

• 测试中需要低频或稳定时钟，避免高速信号影响故障检测。

• 确保特定的复位信号条件下测试所有逻辑单元。

调试与故障定位（Debug and Fault Diagnosis）

• 手动控制时钟启停，精确到某个周期进行故障分析。

• 确保复位信号不干扰或锁定芯片状态便于问题定位。

功耗测试（Power Testing）

• 通过测试时钟降低频率或切换时钟域进行功耗评估。

• 控制复位状态，以减少功耗路径干扰。

系统上电和复位测试（Power-On and Reset Testing）

• 验证芯片在上电复位或多复位条件下的行为和稳定性。

注意事项

• DFT 逻辑对性能、面积和功耗会有一定影响，因此设计中需平衡。

• 时钟和复位控制的引入要确保不会破坏正常的功能路径。

• 测试模式信号（Test Mode Signal）需严格隔离，防止芯片进入非预期模式。

通过上述方法，DFT 可有效接管并控制 SoC 芯片上的时钟和复位逻辑，满足不同测试场景需求。