文章目录
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- 一、问题描述
- 二、verilog源码
- 三、仿真结果
一、问题描述
本节学习如何创建16位D触发器。有时仅修改一组触发器一部分是有用的。字节使能控制16位寄存器的哪一个字节应当被修改,其中teena[1]控制高位字节[15:8],teena[0]控制低位字节[7:0]。restn是一个同步低电平有效的复位,所有的触发器都是clk的上升沿触发。
模块声明
module top_module (
input clk,
input resetn,
input [1:0] byteena,
input [15:0] d,
output [15:0] q
);
思路:
与上一节相比只是有两处不一样,一是复位是同步的,二是有字节使能控制信号。
时钟边沿两种触发方式的关键字:negedge(下降沿)和posedge(上升沿)。
二、verilog源码
module top_module (
input clk,
input resetn