前言

本文专门用来记录本人在做软考中有关计算机上组成体系与组成结构的错题，我始终认为教学相长是最快提高的方法，所以写下了这边文章，加深印象也为了帮助大家，最后希望大家都能软考上岸！！！

相关题目已按知识点分类，读者大大们可依目录观看：）

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进制转换

题目：如果”2X“的补码是”90H“，那么X的真值是（B）

• A.72
• B.-56
• C.56
• D.111

相关解析

进制	位权
十进制（D）	10k
二进制（B）	2k
十六进制（H）	16k

由表可知
90H为二进制的：10010000
补码最高位为符号位，第一位是1表示这个数是负数
反码为补码减1：10001111
原码为反码除符号位皆取反：11110000
转换为真值（十进制）：-112
即：2X=-112
所以：X=-56

码制

补码

题目：计算机系统中采用补码表示有符号的数值，（D）

• A.可以保持加法和减法运算过程与手工运算方式一致
• B.可以提高运算过程和结果的精确程度
• C.可以提高加法和减法运算的速度
• D.可以将减法运算转换为加法运算从而简化计算器的设计

相关解析

使用补码好处：

1. 可以将符号位有效数值位统一处理，简化运算规则
2. 减法运算可按加法来处理，进一步简化计算机中运算器的线路设计

其他相关补码知识

1. 使用补码是为了保持运算结果一致，不是为了运算方式一致
2. 补码运算不可以提升运算的精确程度和速度

CPU的组成

题目一：在CPU中，用（A）给出将要执行的下一条指令在内存中的地址

• A.程序计数器
• B.指令寄存器
• C.主存地址寄存器
• D.状态条件寄存器

题目二：计算机中提供指令地址的程序计数器PC在（A）中

• A.控制器
• B.运算器
• C.存储器
• D.I/O设备

题目三：CPU在执行指令的过程中，会自动修改（B）的内容，以使其保存的总是将要执行的下一条指令的地址

• A.指令寄存器
• B.程序计数器
• C.地址寄存器
• D.指令译码器

题目四：CPU执行算术运算或者逻辑运算时，常将源操作数和结果暂存在（B）中

• A.程序计数器（PC）
• B.累加器（AC）
• C.指令寄存器（IR）
• D.地址寄存器（AR）

题目五：计算机在一个指令周期的过程中，为从内存读取指令操作码，首先要将（C）的内容送到地址总线上

• A.指令寄存器（IR）
• B.通用寄存器（GR）
• C.程序计数器（PC）
• D.状态寄存器（PSW）

相关解析

CPU主要有运算器、控制器、寄存器组和内部总线等部件组成
运算器

名称	说明
算数逻辑单元ALU	数据的算数运算和逻辑运算
累加寄存器AC	通用寄存器，为ALU提供一个工作区，用于暂存数据
数据缓冲寄存器DR	写内存时，暂存指令或数据
状态条件寄存器PSW	存状态标志与控制标志

控制器

名称	说明
程序计数器PC	存储下一条要执行指令的地址
指令寄存器IR	存储即将执行的指令
指令译码器ID	对指令中的操作码字段进行分析解释
地址寄存器AR	保存当前CPU访问内存单元的地址
时序部件	提供时序控制信号

输入/输出技术

中断相关概念

题目：为了实现多级中断，保存程序现场信息最有效的方法是使用（C）

• A.通用寄存器
• B.累加器
• C.堆栈
• D.程序寄存器

相关解析

在中断过程中，程序现场信息保存在堆栈部分
CPU内部子部件：寄存器、累加器（运算器）、程序寄存器（控制器）。
ABD与中断无关

中断知识点：

1. CPU接到中断请求后，保存正在执行程序的现场（保存现场），打断程序当前位置即为断电
2. 返回被打断的程序继续执行（恢复现场）

输入/输出技术的三种方式比较

题目：以下关于中断方式与DMA方式的叙述中，正确的是（A）

• A.中断方式与DMA方式都可实现外设与CPU之间的并行工作
• B.程序中断方式和DMA方式在数据传输过程中都不需要CPU的干预
• C.采用DMA方式传输数据的速度比程序中断方式的速度慢
• D.程序中断方式和DMA方式都不需要CPU保护现场

题目：当采用（）方式是，不需要CPU执行程序指令来传送数据

• A.中断
• B.程序查询
• C.无条件传送
• D.DMA

相关解析

输入/输出技术方式	说明
程序控制方式	利用CPU直接控制数据传输过程，实现简单，成本低，但CPU利用率低
中断方式	比起程序控制方式提高CPU利用率
DMA方式	无需CPU干预，直接访问系统内存，提高数据传输速度，减少CPU工作量，比程序控制方式和中断方式都高效（速度最快）

周期相关知识

问题一：采用DMA方式传送数据是，每传送一个数据都需要占用一个（B）

• A.指令周期
• B.总线周期
• C.存储周期
• D.机器周期

问题二：CPU是在（D）结束时响应DMA请求的

• A.一条指令周期
• B.一段程序
• C.一个时钟周期
• D.一个总线周期

相关解析

周期名称	说明
机器周期	在计算机中，为了方便管理，常把一条指令的执行过程划分为若干各阶段，每一个阶段完成一项工作
指令周期	取一条指令并执行这条指令的时间，一般由若干各机器周期组成
总线周期	CPU对存储器和I/O接口的访问，是通过总线实现的，通常把CPU通过总线对微处理器外部（存储器或I/O接口）进行一次访问所需要的时间称为一个总线周期
存储周期	通常指连续启动两次操作所需间隔的最小时间，体现主存的速度

DMA响应过程：

1. 发出DMA请求：外部设备向DMA控制器发送请求，请求在总线上获取对内存的访问权限
2. DMA控制器接收请求：DMA控制器接收到外部设备的请求，并检查请求的合法性
3. 申请总线控制权：DMA控制器向CPU发送请求，申请对总线的控制权
4. CPU响应：CPU接收到DMA控制器的请求后，确认无误后释放对总线的控制权，并将CPU的控制权转交给DMA控制器
5. 数据传输：DMA控制器获得总线控制权后，开始与外部设备进行数据传输
6. 完成数据传输：DMA控制器完成数据传输后，释放对总线的控制权，并发出传输完成的信号
7. DMA中断：若需要，DMA控制器可以向CPU发送中断请求，以便CPU处理传输完成的数据

主存编址计算

题目一：内存按字节编址，地址从A0000H到CFFFFH的内存，共有（D）字节，若用存储容量为64K*8bit的存储器芯片构成该内存空间，
至少需要（B）片

问题一：

• A.80KB
• B.96KB
• C.160KB
• D.192KB

问题二：

• A.2
• B.3
• C.5
• D.8

题目二：内存按字节编址，从A1000H到B13FFH的区域的储存容量为（C）KB

• A.32
• B.34
• C.65
• D.67

相关解析
存储单元：
存储单元个数=最大地址-最小地址+1

题目一解析
最大地址：CFFFFH
最小地址：A0000H
得存储单元个数30000H，即316⁴
每个存储单元放一个字节1B
所以地址范围内的存储单元个数为：
316⁴/1024=192K

题目二解析
最大地址：B13FFH
最小地址：A1000H
得储存单元个数B13FF-A1000H+1=116⁴+116²
每个储存单元放一个字节1B
所以地址范围内的存储单元个数为：
116⁴+116²/1024=65K

存储区域容量
存储区域总容量=存储单元个数*存储单元内容

得3* 16⁴ *1B=3 * 2¹⁶B=192KB

因为
总容量=单位芯片容量*片数
所以
片数=总容量/单位芯片容量
即（192KB）/（64K*8bit）=3

流水线技术

题目：流水线的吞吐率是指单位时间流水线处理的任务数，如果各段流水的操作时间不同，则流水线的吞吐率是（C）的倒数

• A.最短流水段操作时间
• B.各段流水的操作时间总和
• C.最长流水段操作时间
• D.流水段数乘以最长流水段操作时间

相关解析

计算流水线吞吐率的最基本的公式如下：
吞吐率 = 任务数量 / 总完成时间

流水线的吞吐率是指单位时间内流水线处理机输出的结果的数目，因此流水线的吞吐率为一个流水线时间的倒数，即最长流水段时间的倒数

题目：以下关于指令流水线性能度量的叙述中，错误的是（D）

• A.最大吞吐率取决于流水线中最慢一段所需的时间
• B.如果流水线出现断流，加速比会明显下降
• C.要使加速比和效率最大化应该对流水线各级采用相同的运行时间
• D.流水线采用异步控制会明显提高性能

相关解析
A：最大吞吐率是流水线周期的倒数，最大吞吐率取决于流水线最慢的时间
B：当断流时，效率下降，加速比下降
C：要使效率最大化，应达到流水线一直处于吞吐率最大
D：异步控制会在给流水线提速的同时，增加流水线阻塞的概率，不会提高性能

层次化存储体系

题目：计算机系统的主存主要是由（A）构成的

• A.DRAM
• B.SRAM
• C.Cache
• D.EEPROM

相关解析

1. DRAM：动态随机存取存储器
2. SRAM：静态随机存取存储器
3. Cache：高速缓存
4. EEPROM：电可擦可编程只读存储器

可靠性

题目：计算机系统的（B）可以用MTBF/(1+MTBF)来度量，其中MTBF为平均失效间隔时间

• A.可靠性
• B.可用性
• C.可维护性
• D.健壮性

相关解析

	度量标准
可靠性	MTTF/(1+MTTF)
可用性	MTBF/(1+MTBF)
可运维性	1/(1+MTTR)

！个人记忆小窍门！

1. 字最多的式子最短
2. 可靠就是要踏实（脚踏实地），MTTF中TT是不是像双腿？双脚落地所以可靠（可靠性）