时序逻辑电路 组合逻辑与时序逻辑电路的本质区别:时序逻辑电路的输出和前一时刻的状态有关,组合逻辑电路的输出只和当前的输入有关 与非门RS锁存器的缺陷:当SR从00变到11时,状态不稳定! 电路中小圈圈表示低电平有效! 透明锁存器 R=1 当En=1时,Q=S 当En=0时,后面为RS触发器,Q、Q非保持原来的状态 用En控制S的状态是否能传到Q! 触发器 Qout只在En的下降沿发生变化!!! 三个D触发器级联,3个信号依次延迟