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描述

输入描述：

输出描述：

参考代码

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描述

根据以下RTL图，使用 Verilog HDL语言编写代码，实现相同的功能，并编写testbench验证功能。

输入描述：

clk：系统时钟信号

rst_n：复位信号，低电平有效

data_in：输入信号

输出描述：

data_out：输出信号

参考代码

`timescale 1ns/1ns

module RTL(
	input clk,
	input rst_n,
	input data_in,
	output reg data_out
	);
	reg data_in_reg;
	always @ (posedge clk or negedge rst_n)
		if (!rst_n)
			data_in_reg <= 1'b0;
		else 
			data_in_reg <= data_in;
	always @ (posedge clk or negedge rst_n)
		if (!rst_n)
			data_out <= 1'b0;
		else if(data_in && !data_in_reg)
			data_out <= 1'b1;
		else data_out <= 1'b0;
endmodule