时钟资源(参考ug472)

news2024/11/13 12:26:10

目录

  • 时钟资源(参考ug472)
    • 7系列 FPGA 时钟连接差异
    • 时钟资源连接关系表
    • 时钟资源连接示意图
    • 不同时钟区域资源连接图
    • Clock-Capable Inputs
      • 介绍
      • 布局规则
    • 全局时钟 buffer
      • BUFGCTRL
        • 介绍
        • 原语
        • 参数及端口
          • INIT_OUT
          • PRESELECT_I0/1
          • I0/1
          • CE0/1
          • S0/1
          • IGNORE0/1
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        • 时序
      • BUFG
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        • 时序
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        • 时序
      • BUFGMUX_CTRL
        • 原语
        • 时序
      • Asynchronous MUX with BUFGCTRL
      • BUFGMUX_CTRL with a Clock Enable
    • BUFIO
    • BUFR
      • 原语
      • 参数及端口
        • BUFR_DIVIDE
        • CE
        • CLR
      • 时序
      • 驱动
    • BUFMR，BUFMRCE
      • 原语
      • Driving Multiple BUFIOs
      • Driving Multiple BUFRs
      • Driving Multiple BUFRs (with Divide) and BUFIO
      • Driving Multiple BUFRs (With and Without Divide)
      • BUFR Alignment
    • BUFH/BUFHCE
      • 原语
    • Stacked Silicon Interconnect Clocking
    • CMT
      • MMCM
        • 输出时钟频率计算公式
        • 结构图
        • 原语
        • 参数
          • BANDWIDTH
          • CLKOUT[1:6]_DIVIDE
          • CLKOUT[0]_DIVIDE_F
          • CLKOUT[0:6]_PHASE
          • CLKOUT[0:6]_DUTY_CYCLE
          • CLKFBOUT_MULT_F
          • DIVCLK_DIVIDE
          • CLKFBOUT_PHASE
          • REF_JITTER1,2
          • CLKIN1_PERIOD，CLKIN2_PERIOD
          • CLKFBOUT_USE_FINE_PS
          • CLKOUT0_USE_FINE_PS
          • CLKOUT[1:6]_USE_FINE_PS
          • STARTUP_WAIT
          • CLKOUT4_CASCADE
          • COMPENSATION
          • SS_EN
          • SS_MODE
          • SS_MOD_PERIOD
        • 端口
          • CLKIN1，CLKIN2
          • CLKFBIN
          • CLKINSEL
          • RST
          • PWRDWN
          • DADDR[6:0]，D[15:0]，DWE，DEN，DCLK，DO[15:0]，DRDY
          • PSCLK，PSEN，PSINCDEC，PSDONE
          • CLKOUT[0:6]
          • CLKOUT[0:3]B
          • CLKFBOUT
          • CLKFBOUTB
          • CLKINSTOPPED
          • CLKFBSTOPPED
          • LOCKED
      • PLL
        • 结构图
        • 原语
        • 参数及端口
    • 参考资料

时钟资源(参考ug472)

7系列 FPGA 时钟连接差异

时钟资源连接关系表

在这里插入图片描述

在这里插入图片描述

时钟资源连接示意图

  • BUFG 不属于任何一个时钟区域，且可以到达所有时钟区域
  • 通常每个时钟区域包含多列 CLB，RAM，DSP（ 50 个 CLB 每列，10 个 36K BRAM 每列，20 个 DSP 每列），12 个 BUFH，1 个 CMT（PLL/MMCM）
  • BUFIO 只能驱动 I/O 时钟资源（ILOGIC/OLOGIC）
  • BUFR 不仅可以驱动 I/O 资源，还能驱动逻辑资源

在这里插入图片描述

在这里插入图片描述

  • BUFG 也可以驱动 BUFH（下图没有画出来）
  • BUFG 和 BUFH 共享 HROW 的12 路布线资源
  • 每个 GT quad 包含 10 路布线资源用于驱动 CMT 和 clock backbone 的时钟 buffer（BUFG,BUFH）
  • 同一时钟区域的时钟资源（CMT,CC,GT）可以通过 BUFH 驱动水平相邻的时钟区域

在这里插入图片描述

不同时钟区域资源连接图

在这里插入图片描述

在这里插入图片描述

在这里插入图片描述

在这里插入图片描述

Clock-Capable Inputs

介绍

  • clock-capable（CC）inputs，主要用于从 FPGA 外部输入时钟信号，也可以当中普通 I/O 使用

  • 每个 I/O bank 对应一个时钟区域，包含 50 个 I/O，其中包含 4 对 CC 引脚（2 对 SRCC + 2 对 MRCC），每对 CC 引脚又分为 master 和 slave（对应差分信号的 P 和 N 端口）

  • 若使用单端时钟信号输入，则连接 P 端口，而该对 CC 引脚的 N 端口此时只能作为普通 I/O 使用

  • SRCC（single-region clock-capable I/O）可以驱动：

    • 同一 bank 的 4 个 BUFIO、4 个 BUFR、2 个 BUFMR
    • 同一 bank 和上下相邻两个 bank 的 CMT（1 个 CMT 包含 1 个 MMCM 和 1 个 PLL）
    • 同一侧（上或下）的 16 个 BUFG
    • 同一 bank 和水平相邻 bank 的 BUFH

  • MRCC（multi-region clock-capable I/O）相比 SRCC 增加了可以驱动同一 bank 的 2 个 BUFMR

  • 每个 CCIO 所能连接的 BUFIO 和 BUFMR 位置是固定的

  • 驱动上下相邻两个 bank 的 CMT 需要增加如下约束：

    • 驱动 CMT 的专用布线资源是有限的，若要连接的 CMT 有专用布线资源，则约束：

      set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_nets net_name]

    • 若要连接的 CMT 没有专用布线资源或者该时钟信号不是从 CC 引脚输入，则约束：

      set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets net_name]

      注：Nets (get_nets) directly connected to the input of a global clock buffer (BUFG, BUFGCE, BUFGMUX, BUGCTRL)

布局规则

在这里插入图片描述

在这里插入图片描述

在这里插入图片描述

全局时钟 buffer

在这里插入图片描述

BUFGCTRL

介绍
  • 用于异步时钟切换
  • 其他所有全局时钟 buffer 都是基于 BUFGCTRL 更改的
原语

在这里插入图片描述

// BUFGCTRL: Global Clock Control Buffer
//           Kintex-7
// Xilinx HDL Language Template, version 2020.1

BUFGCTRL #(
  .INIT_OUT(0),           // Initial value of BUFGCTRL output ($VALUES;)
  .PRESELECT_I0("FALSE"), // BUFGCTRL output uses I0 input ($VALUES;)
  .PRESELECT_I1("FALSE")  // BUFGCTRL output uses I1 input ($VALUES;)
)
BUFGCTRL_inst (
  .O(O),             // 1-bit output: Clock output
  .CE0(CE0),         // 1-bit input: Clock enable input for I0
  .CE1(CE1),         // 1-bit input: Clock enable input for I1
  .I0(I0),           // 1-bit input: Primary clock
  .I1(I1),           // 1-bit input: Secondary clock
  .IGNORE0(IGNORE0), // 1-bit input: Clock ignore input for I0
  .IGNORE1(IGNORE1), // 1-bit input: Clock ignore input for I1
  .S0(S0),           // 1-bit input: Clock select for I0
  .S1(S1)            // 1-bit input: Clock select for I1
);

// End of BUFGCTRL_inst instantiation
参数及端口
INIT_OUT
  • 属性值：0（default）| 1
  • 指定 FPGA 加载后的 BUFGCTRL 初始输出值以及时钟切换过程中的输出值
  • 设置上升沿切换条件（1）或下降沿切换条件（0）
PRESELECT_I0/1
  • 设置 FPGA 加载后至设备工作之前的使用 I0 还是 I1 作为输出时钟
  • TRUE 为使能，两个参数不能同时为 TRUE
I0/1
  • 时钟输入
CE0/1
  • 时钟使能信号，高有效，需要满足建立保持时间
  • 可以将 S0/1 都置 1，只通过 CE 信号进行时钟切换，不需要等待之前时钟的下降沿或上升沿条件
S0/1
  • 时钟选择信号，高有效，没有建立保持时间要求，建议使用该信号实现时钟切换功能
IGNORE0/1
  • 忽略时钟切换条件，高有效（根据 INIT_OUT 参数值，需要检测到当前时钟的上升沿 1 或者下降沿 0 才能进行时钟切换）
  • 该信号置位会导致 glitch 保护功能禁用，也就是可能会产生 glitch
真值表

时序

在这里插入图片描述

  • 时刻 3 后 TBCCK_O 时间后，输出时钟由 I0 切换至 I1。时刻 3 是发生在 CE 和 S 切换后，检测到 I0 时钟的下降沿且后续检测到 I1 的上升沿时刻
  • 时刻 4 将 IGNORE1 置 1，也就是 I1 切换为 I0 时不需要检测 I1 的下降沿这个前置条件

BUFG

在这里插入图片描述

BUFGCE，BUFGCE_1

原语

// BUFGCE: Global Clock Buffer with Clock Enable
//         Kintex-7
// Xilinx HDL Language Template, version 2020.1

BUFGCE BUFGCE_inst (
  .O(O),   // 1-bit output: Clock output
  .CE(CE), // 1-bit input: Clock enable input for I0
  .I(I)    // 1-bit input: Primary clock
);

// End of BUFGCE_inst instantiation

// BUFGCE_1: Global Clock Buffer with Clock Enable and Output State 1
//           Kintex-7
// Xilinx HDL Language Template, version 2020.1

BUFGCE_1 BUFGCE_1_inst (
.O(O),   // 1-bit output: Clock output
.CE(CE), // 1-bit input: Clock enable input for I0
.I(I)    // 1-bit input: Primary clock
);

// End of BUFGCE_1_inst instantiation
时序

在这里插入图片描述

  • BUFGCE：
    • CE 只有在时钟低电平切换才有效
    • CE 拉低后，默认输出低电平
  • BUFGCE_1：
    • CE 只有在时钟高电平切换才有效
    • CE 拉低后，默认输出高电平

BUFGMUX，BUFGMUX_1

  • 通过控制 CE 信号实现时钟切换功能，CE 信号时序必须满足要求
  • 原语只有 UltraScale+ 才有参数，7系列没有参数
原语

在这里插入图片描述

// BUFGMUX: Global Clock Mux Buffer
//          Kintex-7
// Xilinx HDL Language Template, version 2020.1

BUFGMUX #(
)
BUFGMUX_inst (
  .O(O),   // 1-bit output: Clock output
  .I0(I0), // 1-bit input: Clock input (S=0)
  .I1(I1), // 1-bit input: Clock input (S=1)
  .S(S)    // 1-bit input: Clock select
);

// End of BUFGMUX_inst instantiation

// BUFGMUX_1: Global Clock Mux Buffer with Output State 1
//            Kintex-7
// Xilinx HDL Language Template, version 2020.1

BUFGMUX_1 #(
)
BUFGMUX_1_inst (
  .O(O),   // 1-bit output: Clock output
  .I0(I0), // 1-bit input: Clock input (S=0)
  .I1(I1), // 1-bit input: Clock input (S=1)
  .S(S)    // 1-bit input: Clock select
);

// End of BUFGMUX_1_inst instantiation
时序

在这里插入图片描述

BUFGMUX_CTRL

  • 通过控制 S 信号实现时钟切换功能
原语

在这里插入图片描述

// BUFGMUX_CTRL: 2-to-1 Global Clock MUX Buffer
//               Kintex-7
// Xilinx HDL Language Template, version 2020.1

BUFGMUX_CTRL BUFGMUX_CTRL_inst (
  .O(O),   // 1-bit output: Clock output
  .I0(I0), // 1-bit input: Clock input (S=0)
  .I1(I1), // 1-bit input: Clock input (S=1)
  .S(S)    // 1-bit input: Clock select
);

// End of BUFGMUX_CTRL_inst instantiation
时序

在这里插入图片描述

  • S 信号可以在任何时刻变化，最多 3 个时钟周期（慢时钟）就能完成时钟切换
  • 上图为 S 信号在时钟高电平时切换；S 信号在时钟高电平时切换的时序见 BUFGCTRL 时序章节

Asynchronous MUX with BUFGCTRL

在这里插入图片描述

在这里插入图片描述

BUFGMUX_CTRL with a Clock Enable

在这里插入图片描述

在这里插入图片描述

BUFIO

具体连接关系表见 “时钟资源连接关系表” 章节

BUFR

原语

// BUFR: Regional Clock Buffer for I/O and Logic Resources within a Clock Region
//       Kintex-7
// Xilinx HDL Language Template, version 2020.1

BUFR #(
  .BUFR_DIVIDE("BYPASS"),   // Values: "BYPASS, 1, 2, 3, 4, 5, 6, 7, 8" 
  .SIM_DEVICE("7SERIES")  // Must be set to "7SERIES" 
)
BUFR_inst (
  .O(O),     // 1-bit output: Clock output port
  .CE(CE),   // 1-bit input: Active high, clock enable (Divided modes only)
  .CLR(CLR), // 1-bit input: Active high, asynchronous clear (Divided modes only)
  .I(I)      // 1-bit input: Clock buffer input driven by an IBUF, MMCM or local interconnect
);

// End of BUFR_inst instantiation

参数及端口

BUFR_DIVIDE
  • 输出时钟分频系数设置
  • 属性值：BYPASS（default）, 1, 2, 3, 4, 5, 6, 7, 8
  • BUFR 输出延迟：BYPASS 最小，其余都一样且比 BYPASS 大
  • BUFR 输入与输出相位关系：除了 BYPASS，其余都一样
CE
  • 异步输出时钟使能，高有效，BYPASS 下不能使用
  • 若 GSR 置位，则BUFR 处于复位状态
CLR
  • 异步清除信号，高有效，BYPASS 下不能使用
  • 置位后输出低电平
  • 若输入时钟变化，则需要置位 CLR 进行复位

时序

在这里插入图片描述

  • 奇分频输出时钟占空比不是 50/50

驱动

在这里插入图片描述
在这里插入图片描述

BUFMR，BUFMRCE

  • 使用 MRCC 驱动 BUFMR，只能使用 MRCC 的 P 端口

在这里插入图片描述

原语

在这里插入图片描述

// BUFMR: Multi-Region Clock Buffer
//        Kintex-7
// Xilinx HDL Language Template, version 2020.1

BUFMR BUFMR_inst (
  .O(O), // 1-bit output: Clock output (connect to BUFIOs/BUFRs)
  .I(I)  // 1-bit input: Clock input (Connect to IBUF)
);

// End of BUFMR_inst instantiation

// BUFMRCE: Multi-Region Clock Buffer with Clock Enable
//          Kintex-7
// Xilinx HDL Language Template, version 2020.1

BUFMRCE #(
  .CE_TYPE("SYNC"), // SYNC, ASYNC
  .INIT_OUT(0)      // Initial output and stopped polarity, (0-1)
)
BUFMRCE_inst (
  .O(O),   // 1-bit output: Clock output (connect to BUFIOs/BUFRs)
  .CE(CE), // 1-bit input: Active high buffer enable
  .I(I)    // 1-bit input: Clock input (Connect to IBUF)
);

// End of BUFMRCE_inst instantiation

注：参数 INIT_OUT 同 BUFGCTRL 参数

Driving Multiple BUFIOs

  • 虽然 BUFR 也可以驱动 I/O logic，但是 BUFIO 性能更高

在这里插入图片描述

Driving Multiple BUFRs

在这里插入图片描述

Driving Multiple BUFRs (with Divide) and BUFIO

在这里插入图片描述

Driving Multiple BUFRs (With and Without Divide)

  • 若 BUFIO 不够使用，可以使用纯 BUFR 驱动 ISERDES/OSERDES

在这里插入图片描述

BUFR Alignment

  • 当 BUFR 非 BYPASS 模式时，必须进行多个 BUFR 间输出时钟相位对齐操作，具体操作如下：
    1. 拉低 BUFMRCE 的 CE 信号，禁止 BUFMRCE 的输出
    2. 同时置位所有 BUFR 的 CLR 信号对 BUFR 进行复位
    3. 重新置位 BUFMRCE 的 CE 信号，使能 BUFMRCE 的输出
    4. 同时拉低所有 BUFR 的 CLR 信号对 BUFR 进行复位释放
  • 若要禁用所有 BUFR 的时钟输出，需先置位所有 BUFR 的 CLR 信号对 BUFR 进行复位，然后再拉低 BUFMRCE 的 CE 信号，禁止 BUFMRCE 的输出

BUFH/BUFHCE

具体连接关系表见 “时钟资源连接关系表” 章节

原语

// BUFH: HROW Clock Buffer for a Single Clocking Region
//       Kintex-7
// Xilinx HDL Language Template, version 2020.1

BUFH BUFH_inst (
  .O(O), // 1-bit output: Clock output
  .I(I)  // 1-bit input: Clock input
);

// End of BUFH_inst instantiation

// BUFHCE: HROW Clock Buffer for a Single Clocking Region with Clock Enable
//         Kintex-7
// Xilinx HDL Language Template, version 2020.1

BUFHCE #(
  .CE_TYPE("SYNC"), // "SYNC" (glitchless switching) or "ASYNC" (immediate switch)
  .INIT_OUT(0)      // Initial output value (0-1)
)
BUFHCE_inst (
  .O(O),   // 1-bit output: Clock output
  .CE(CE), // 1-bit input: Active high enable
  .I(I)    // 1-bit input: Clock input
);

// End of BUFHCE_inst instantiation

Stacked Silicon Interconnect Clocking

  • There are 32 global clock buffers (BUFGs) and 32 global clock lines (the clock backbone) in each super logic region (SLR).
  • 关于多个 SLR 更详细开发说明见 Xilinx Large FPGA Methodology Guide (UG872)

在这里插入图片描述

CMT

  • In 7 series FPGAs, the clock management tile (CMT) includes a mixed-mode clock manager (MMCM) and a phase-locked loop (PLL). The PLL contains a subset of the MMCM functions.
  • CLKFB 不能连接 GT 时钟

在这里插入图片描述

MMCM

输出时钟频率计算公式

在这里插入图片描述

  • M 对应参数 CLKFBOUT_MULT_F
  • D 对应参数 DIVCLK_DIVIDE
  • O 对应参数 CLKOUT_DIVIDE
结构图

在这里插入图片描述

原语

在这里插入图片描述

参数
BANDWIDTH

  • 影响抖动、相位裕度等 MMCM 参数

  • 属性值：HIGH | LOW | OPTIMIZED（default）

CLKOUT[1:6]_DIVIDE
  • 对应输出时钟频率计算公式里的 O
  • 属性值：整数 1 ~ 128，默认 1
CLKOUT[0]_DIVIDE_F
  • 对应输出时钟频率计算公式里的 O，MMCM 的 CLKOUT0 支持小数分频
  • 属性值：
    • 整数 1 ~ 128，默认 1
    • 实数 2.000 ~ 128.000，步进值 0.125
CLKOUT[0:6]_PHASE
  • 输出时钟功能相位
  • 属性值：-360.000 ~ 360.000，默认 0.0，具体参考步进值参考ug472-7 Series FPGAs Clocking Resources User Guide Limitations 章节
CLKOUT[0:6]_DUTY_CYCLE
  • 输出时钟占空比
  • 属性值：0.01 ~ 0.99，默认 0.50
CLKFBOUT_MULT_F
  • 对应输出时钟频率计算公式里的 M
  • 属性值：2 ~ 64 或 2.000 ~ 64.000，步进值 0.125，默认 5
DIVCLK_DIVIDE
  • 对应输出时钟频率计算公式里的 D
  • 属性值：1 ~ 106，默认 1
CLKFBOUT_PHASE
  • 改变反馈时钟相位，进而改变所有 MMCM 的输出时钟产生负相移
  • 属性值：0.00 ~ 360.00，默认0.0
REF_JITTER1,2
  • 只用于仿真
  • 属性值：0.000 ~ 0.999，默认0.010
CLKIN1_PERIOD，CLKIN2_PERIOD
  • 属性值：0.938 ~ 100.00，默认 0.000，单位 ps
CLKFBOUT_USE_FINE_PS
CLKOUT0_USE_FINE_PS
CLKOUT[1:6]_USE_FINE_PS
STARTUP_WAIT
CLKOUT4_CASCADE
COMPENSATION
  • 输入时钟补偿
SS_EN
  • 扩频功能使能
SS_MODE
SS_MOD_PERIOD
端口
CLKIN1，CLKIN2
  • 输入时钟，输入源见 “时钟资源连接关系表” 章节
CLKFBIN
  • 反馈时钟输入
  • 输入源：当前 MMCM 的 CLKFBOUT，IBUG，BUFG，BUFH

注意：为了与外部输入时钟对齐，反馈时钟连接的 buffer 类型需同外部输入时钟一样（除了 BUFR，BUFR 无法补偿）

CLKINSEL
  • 输入时钟选择，1 = CLKIN1，0 = CLKIN2

注意：切换时钟后需对 MMCM 进行复位操作

RST
  • 异步复位，MMCM 内部会做同步释放处理
PWRDWN
DADDR[6:0]，D[15:0]，DWE，DEN，DCLK，DO[15:0]，DRDY
  • 动态配置接口，不使用该功能时 DADDR[6:0]，D[15:0]，DWE，DEN，DCLK 全部置 0
PSCLK，PSEN，PSINCDEC，PSDONE
  • 动态相移配置接口
CLKOUT[0:6]
  • 输出时钟
CLKOUT[0:3]B
  • 输出反相时钟
CLKFBOUT
  • 反馈时钟
CLKFBOUTB
  • 反馈时钟反相输出，该信号不能作为反馈信号输入到 MMCM
CLKINSTOPPED
  • 输入时钟状态指示
  • 当输入时钟消失，一个时钟内会置位该信号；当输入时钟恢复且 LOCKED 置位，该信号拉低
CLKFBSTOPPED
  • 反馈时钟状态指示
  • 当反馈时钟消失，一个时钟内会置位该信号；当反馈时钟恢复且 LOCKED 置位，该信号拉低
LOCKED
  • 指示当前时钟频率及相位在预设误差范围内，可以使用
  • FPGA 上电后会自动 LOCK，不需要进行复位操作
  • 加载成功后，若 LOCKED 拉低，则必须进行 MMCM 复位操作，且在 LOCKED 置位前不能使用该时钟

PLL

结构图

在这里插入图片描述

原语

在这里插入图片描述

参数及端口
  • 基本同 MMCM 作用相同，具体详见 ug472-7 Series FPGAs Clocking Resources User Guide

参考资料

  • ug472-7 Series FPGAs Clocking Resources User Guide

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声明：本文档或演示材料仅供教育和教学目的使用，任何个人或组织使用本文档中的信息进行非法活动，均与本文档的作者或发布者无关。 文章目录 漏洞描述漏洞复现 漏洞描述 漏洞编号：CVE-2024-5044 漏洞成因： 在Emlog Pro …
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flutter开发实战-Charles抓包设置，dio网络代理

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flutter开发实战-Charles抓包设置 在开发过程中抓包，可以看到请求参数等数据，方便分析问题。flutter上使用Charles抓包设置。dio需要设置网络代理。 一、dio设置网络代理 在调试模式下需要抓包调试，所以需要使用代理，并且仅用H…
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cross attention交叉熵注意力机制

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交叉注意力(Cross-Attention)则是在两个不同序列上计算注意力，用于处理两个序列之间的语义关系。在两个不同的输入序列之间计算关联度和加权求和的机制。具体来说，给定两个输入序列，cross attention机制将一个序列中的每个元素与另一个序列中…
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机器学习与现代医疗设备的结合：革新医疗健康的未来

机器学习与现代医疗设备的结合：革新医疗健康的未来

🎬 鸽芷咕：个人主页 🔥 个人专栏: 《C干货基地》《粉丝福利》 ⛺️生活的理想，就是为了理想的生活! 引言 随着技术的不断进步，机器学习（Machine Learning, ML）在现代医疗设备中的应用正在改变着…
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基于B/S模式和Java技术的生鲜交易系统

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你好呀，我是计算机学姐码农小野！如果有相关需求，可以私信联系我。 开发语言：Java 数据库：MySQL 技术：B/S模式、Java技术 工具：Visual Studio、MySQL数据库开发工具 系统展示 首页 用户注册…
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如何在应用运行时定期监控内存使用情况

如何在应用运行时定期监控内存使用情况

如何在应用运行时定期监控内存使用情况 在 iOS 应用开发中，实时监控内存使用情况对于优化性能和排查内存泄漏等问题非常重要。本文将介绍如何在应用运行时定期监控内存使用情况，使用 Swift 编写代码并结合必要的工具和库。 1. 创建桥接头文件 首先&…
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线程安全的原因及解决方法

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什么是线程安全问题 线程安全问题指的是在多线程编程环境中，由于多个线程共享数据或资源，并且这些线程对共享数据或资源的访问和操作没有正确地同步，导致数据的不一致、脏读、不可重复读、幻读等问题。线程安全问题的出现，通常是…
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论文略读：Can Long-Context Language Models Subsume Retrieval, RAG, SQL, and More?

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202406 arxiv 1 intro 传统上，复杂的AI任务需要多个专门系统协作完成。 这类系统通常需要独立的模块来进行信息检索、问答和数据库查询等任务大模型时代，尤其是上下文语言模型（LCLM）时代，上述问题可以“一体化”完成…
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MybatisX插件的简单使用教程

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搜索mybatis 开始生成 module path：当前项目 base package:生成的包名，建议先独立生成一个，和你原本的项目分开 encoding：编码，建议UTF-8 class name strategy：命名选择 推荐选择camel：驼峰命…
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ROS——多个海龟追踪一个海龟实验

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目标 通过键盘控制一个海龟（领航龟）的移动，其余生成的海龟通过监听实现追踪定期获取领航龟和其余龟的坐标信息，通过广播告知其余龟，进行相应移动其余龟负责监听 疑惑点（已解决） int main(int…
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【网络安全】实验四（网络扫描工具的使用）

【网络安全】实验四（网络扫描工具的使用）

一、本次实验的实验目的 （1）掌握使用端口扫描器的技术，了解端口扫描器的原理 （2）会用Wireshark捕获数据包，并对捕获的数据包进行简单的分析 二、搭配环境 打开两台虚拟机，并参照下图&#xff…
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k8s+docker集群整合搭建（完整版）

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一、Kubernetes系列之介绍篇 1、背景介绍 云计算飞速发展 IaaS PaaS SaaS Docker技术突飞猛进 一次构建，到处运行 容器的快速轻量 完整的生态环境 2、什么是kubernetes 首先，他是一个全新的基于容器技术的分布式架构领先方案。Kubernetes(k8s)是Goog…
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磐维2.0数据库日常维护

磐维2.0数据库日常维护

磐维数据库简介 “中国移动磐维数据库”（ChinaMobileDB），简称“磐维数据库”（PanWeiDB）。是中国移动信息技术中心首个基于中国本土开源数据库打造的面向ICT基础设施的自研数据库产品。 其产品内核能力基于华为 OpenG…
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001uboot体验

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1.uboot的作用： 上电->uboot启动->关闭看门狗、初始化时钟、sdram、uart等外设->把内核文件从flash读取到SDRAM->引导内核启动->挂载根文件系统->启动根文件系统的应用程序 2.uboot编译 uboot是一个通用的裸机程序，为了适应各种芯片&…
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