华为 2024 届校园招聘-硬件通⽤/单板开发——第十套

部分题目分享，完整版带答案(有答案和解析，答案非官方，未仔细校正，仅供参考）（共十套）获取（WX:didadidadidida313，加我备注：CSDN huawei硬件单板题目，谢绝白嫖哈）

1、I2
C 总线的“START”信号是：
A. SCL 电平为低，SDA 电平由低变⾼
B. SCL 电平为低，SDA 电平由⾼到低
C. SCL 电平为⾼，SDA 电平有低变⾼
D. SCL 电平为⾼，SDA 电平由⾼到低
答案：D
解析： I2
C 属于两线式串⾏总线，由⻜利浦公司开发⽤于微控制器(MCU)和外围设备(从
设备)进⾏通信的⼀种总线，属于⼀主多从(⼀个主设备(Master)，多个从设备(Slave))的总线
结构，总线上的每个设备都有⼀个特定的设备地址，以区分同⼀ I2
C 总线上的其他设备。 物
理 I2
C 接⼝有两根双向线，串⾏时钟线（SCL）和串⾏数据线（SDA）组成，可⽤于发送和接
收数据，但是通信都是由主设备发起，从设备被动响应，实现数据的传输。
I
2
C 总线协议⽆⾮就是⼏样东⻄：起始信号、停⽌信号、应答信号、以及数据有效性。
空闲状态：SCL 和 SDSA 接上拉电阻，默认⾼电平
从设备地址来区分总线上不同的从设备，⼀般会在最低位加上读/写信号，⼀般对应 0/1
起始 START 信号：起始信号由主设备发起，SCL 保持⾼电平，SDA 由⾼到低
停⽌ STOP 信号：也由主设备终⽌，SCL 为⾼，SDA 由低到⾼
数据有效性：I2
C 总线进⾏数据传送时，在 SCL 的每个时钟脉冲期间传输⼀个数据位，
时钟信号 SCL 为⾼电平期间，数据线 SDA 上的数据必须保持稳定，只有在时钟线 SCL 上的
信号为低电平期间，数据线 SDA 上的⾼电平或低电平状态才允许变化，因为当 SCL 是⾼电
平时，数据线 SDA 的变化被规定为控制命令（START 或 STOP，也就是前⾯的起始信号和停
⽌信号）。
应答信号：接收端收到有效数据后向对⽅响应的信号，发送端每发送⼀个字节(8 位)数
据，在第 9 个时钟周期释放数据线去接收对⽅的应答。 当 SDA 是低电平为有效应答(ACK)，
表示对⽅接收成功； 当 SDA 是⾼电平为⽆效应答(NACK)，表示对⽅没有接收成功。
2、关于 CPU 和 I／O 设备之间的数据传送，下⾯说法正确的是：
A. 在中断⽅式和 DMA ⽅式下，CPU 都可以与 I／O 设备同步⼯作
B. 在中断⽅式下，CPU 需要执⾏程序来完成数据传送
C. 快速 I／O 设备更适合采⽤中断⽅式传送数据
D. 当 CPU 同时收到 DMA 请求和中断请求时，CPU 优先响应 DMA 请求
答案：D
A：中断⽅式下 CPU ⽆法和 I/O 设备同步⼯作；
B：中断时 CPU 需要停⽌程序的执⾏；
C：快速 I/O 设备更适合 DMA，例如磁盘存储等，⽽低速复杂的 I/O 适合中断⽐如打印机；
D：CPU 必须以更短的时间隔离查询并响应 DMA 请求。响应中断请求是在每条指令执⾏周
期结束的时刻，⽽响应 DMA 请求是在存取周期结束时刻。故选 D
解析： CPU 和 I/O 设备之间的数据传输主要分为以下三种：
程序查询⽅式：
在执⾏输⼊或输出前，要先查询相应设备的状态，当输⼊设备处于准备好状态，输出设备处
于空闲状态时，CPU 才执⾏输⼊/输出指令与外设交换信息。为此，接⼝电路中既要有数据
端⼝，还要有状态端⼝。
优点：控制简单，⽆需额外的硬件⽀出；
缺点：CPU 和外设之间只能串⾏⼯作，⽽ CPU 的速度⽐外设的速度快很多，CPU 将花费⼤
量时间都处于等待、空闲状态，使系统效率⼤⼤降低。
程序中断⽅式：
CPU 和外设之间只能串⾏⼯作，⽽ CPU 的速度⽐外设的速度快很多，CPU 将花费⼤量时间
都处于等待、空闲状态，使系统效率⼤⼤降低。当产⽣中断请求后，⽤程序⽅式有选择地封
锁部分中断，⽽允许其余中断仍然得到响应，称为中断屏蔽。 每个中断源设置⼀个中断屏
蔽触发器来屏蔽该设备的中断请求。将该位置 1，屏蔽该中断源的请求；为 0 则响应。通过
中断屏蔽字可以重新设定中断优级。
中断处理过程：中断请求、中断响应、保护现场、执⾏中断服务⼦程序、恢复现场、中断返
回。
中断响应条件：①外设提出中断申请；②本中断位未被屏蔽；③本中断优先级最⾼；④ CPU
允许中断。
原则：当到来的中断优先级⾼于正在处理的中断时，优先处理新到来的优先级更⾼的中断。
DMA 控制⽅式：
DMA 是指外部设备不通过 CPU ⽽直接与系统内存交换数据的接⼝技术。这样数据的传送速
度就取决于存储器和外设的⼯作速度。
通常系统总线是由 CPU 管理的，在 DMA ⽅式时，就希望 CPU 把这些总线让出来，即 CPU
连到这些总线上的线处于第三态(⾼阻状态)，⽽由 DMA 控制器接管，控制传送的字节数，
判断 DMA 是否结束，以及发出 DMA 结束信号。
3、3、电容容值稳定性由⾼到低排序正确的是（）
A. Y5V\NPO\X7R\X5R
B. X7R\X5R\Y5V\NPO
C. NPO\X7R\X5R\Y5V
D. X7R\NPO\X5R\Y5V
解析：C
NPO 属于Ⅰ类陶瓷，⽽其他的 X7R、X5R、Y5V、Z5U 等都属于Ⅱ类陶瓷。
Ⅰ类陶瓷电容器（ClassⅠceramic capacitor），过去称⾼频陶瓷电容器（High-frequency
ceramic capacitor），介质采⽤⾮铁电（顺电）配⽅，以 TiO2 为主要成分（介电常数⼩于 150），
因此具有最稳定的性能；特别适⽤于振荡器、谐振回路、⾼频电路中的耦合电容，以及其他
要求损耗⼩和电容量稳定的电路，或⽤于温度补偿。
Ⅱ类陶瓷电容器（Class Ⅱ ceramic capacitor）过去称为为低频陶瓷电容器（Low frequency
ceramic capacitor），指⽤铁电陶瓷作介质的电容器，因此也称铁电陶瓷电容器。这类电容器
的⽐电容⼤，电容量随温度呈⾮线性变化，损耗较⼤，常在电⼦设备中⽤于旁路、耦合或⽤
于其它对损耗和电容量稳定性要求不⾼的电路中。其中Ⅱ类陶瓷电容器⼜分为稳定级和可⽤
级。X5R、X7R 属于Ⅱ类陶瓷的稳定级，⽽ Y5V 和 Z5U 属于可⽤级。
4、GPIO ⼀般要求给定态，不要随意配置为 NP，但是以下哪种场景⼀般都是不能配置为 PD
的？
A. ⽤作输出，负载端默认是⾼阻态
B. ⽤作输⼊
C. ⽤作输出，负载端有下拉电阻，且默认时使能的
D. ⽤作输出，负载端有上拉电阻，且默认时使能的
解析：D
GPIO，general purpose input output 具有多种模式，每个 GPIO 都有单独的时钟开关，每使
⽤到⼀个 GPIO 都要对其时钟使能，⽽且 STM32 的 GPIO 的输⼊输出必须单独配置。
GPIO 配置⼀般分为：⾼阻抗（Hi-Z），上拉（PULL-UP），下拉（PULL-DOWN）。
在 pull-up resistor(pull-up 外接⾼电压，pull-down 通常会接地)的作⽤之下，让 port 的维持
在明确的⾼电压状态(pull-down 则是让 port 维持在低电压状态)。
输⼊上拉（Pull up）：即输⼊端⼝配置⼀个电阻接到电源（Power）端，该电阻可以使⽤芯⽚
内置，也可以是外部电阻。
输⼊下拉（Pull down）：即输⼊端⼝配置⼀个电阻到地（Ground），该电阻可以使⽤芯⽚内
置，也可以是外部电阻。
上拉（Pull Up）是对器件注⼊电流，下拉（Pull down）是输出电流。因此在 GPIO 配置为 PD
时，已经默认电位为 0，如果再接上有上拉电阻的负载端，那么将形成回路⽆法正确的识别
信号。
5、光耦隔离的驱动器的优点是
A. 不需承受主电路⾼压
B.不需增加额外电源
C. 电磁⼲扰⼩
D.有时需增加脉冲电流放⼤器
解析：光耦合器是利⽤光在两个隔离电路之间传输电信号的电⼦元件，它们可防⽌⾼电
压影响接收信号的电路。它们由 LED 和光电晶体管组成，采⽤各种封装。
光耦合器的主要优点是：信号单向传输，输⼊端与输出端完全实现了电⽓隔离，输出信
号对输⼊端⽆影响，抗⼲扰能⼒强，⼯作稳定，⽆触点，使⽤寿命⻓，传输效率⾼。
将发光元件和受光元件组合在⼀起，通过电-光-电这种转换，利⽤“光”这⼀环节完成隔
离功能，使输⼊和输出在电⽓上是完全隔离的。根据受光元件的不同可分为晶体管输出型和
晶闸管输出型两类。 光电耦合器具有三个特点：①信号传递采取电-光-电的形式，发光部
分和受光部分不接触，能够避免输出端对输⼊端可能产⽣的反馈和⼲扰，②抑制噪声⼲扰能
⼒强；③具有耐⽤、可靠性⾼和速度快等优点，响应时间⼀般为数 以内，⾼速型光电耦合
器的响应时间有的甚⾄⼩于 10ns。
6、⽤示波器在产品板上在线测试（信号没有断开）⼀路 3.125Gbps 的⾼速串⾏信号，需要
选择的探头是
A. 50 欧⽆源探头
B. 不需要探头，直接⽤ 50 欧同轴线连接
C. ⾼带宽⾼阻探头
解析：C
⽆源探头细分：低阻电阻分压探头、带补偿的⾼阻⽆源探头(最常⽤的⽆源探头)、⾼压探头。
有源探头：单端有源探头、差分探头、电流探头。 由于有源探头⾥包含了类似晶体管和放
⼤器的有源部件，需要供电⽀持，因此称作有源探头。最常⻅的情况下，有源设备是⼀种场
效应晶体管（PET），它提供了⾮常低的输⼊电容，低电容会在更宽的频段上导致⾼输⼊阻抗。
有源 FET 探头的规定带宽⼀般在 500MHz ～4GHz 之间。除带宽更⾼外，有源 FET 探头的⾼
输⼊阻抗允许在阻抗未知的测试点上进⾏测量，⽽产⽣负荷效应的⻛险要低得多。另外，由
于低电容降低了地线影响，可以使⽤更⻓的地线。有源 FET 探头没有⽆源探头的电压范围。
有源探头的线性动态范围⼀般在±0.6V 到±10V 之间。
有的示波器会⽀持 50 Ω or 1 MΩ 输⼊阻抗切换。但对于⼤多数的测量，1 MΩ 是最最常⻅
的。50 Ω 的输⼊阻抗往往被⽤于测量⾼速信号，⽐如微波。还有逻辑电路中的信号传输延
迟和电路板阻抗测量等。
因为⾼速串⾏信号的频率⽐较⾼，需要探头具有较⾼的带宽才能保证信号的完整性和准确
性。同时，由于⾼速信号的阻抗通常⽐较⾼（例如 100 欧姆或以上），因此⾼阻探头⽐较适
合测量这种类型的信号。50 欧⽆源探头和 50 欧同轴线连接探头适⽤于测量低频或中频信
号，对于⾼速串⾏信号的测量来说，它们的带宽可能不⾜以⽀持信号的完整性和准确性。
7、⽹⼝物理层芯⽚与变压器相连时，后者的抽头必须通过电容下拉
A. 错误
B. 正确
解析：A
我们⾸先看配⽐的是什么芯⽚，不同的芯⽚设计有不同的接法，主要是看 PHY 芯⽚ UTP ⼝
驱动类型是什么,电压驱动的我们的⽹络变压器芯⽚侧中⼼抽头就要接电源（3.3V，2.5V，1.8V
都有）；电流驱动的⽹络变压器芯⽚侧中⼼抽头就直接接个电容到地即可！
（但是按照我的理解应该是 A，题⽬描述的有点绝对？）这个说法是正确的。在将⽹⼝物理
层芯⽚与变压器相连时，需要在变压器的抽头（CT）和地之间串联⼀个电容，并将电容连接
到地，这被称为“CT 下拉电容”。 这是因为⽹⼝物理层芯⽚和变压器之间的连接构成了⼀个
电路环路，如果没有 CT 下拉电容，就会形成⼀个巨⼤的环路电感，会导致共模噪声的出现，
从⽽影响⽹络传输的性能和稳定性。CT 下拉电容的作⽤是将环路电感的影响降到最低，减
少共模噪声的⼲扰。 需要注意的是，CT 下拉电容的⼤⼩和类型需要根据具体的应⽤场景和
电路要求进⾏选择和设计。如果电容的容值过⼤或过⼩，都可能影响⽹络传输的性能和稳定
性。因此，在设计和选择 CT 下拉电容时需要进⾏充分的分析和测试。
8、关于线性系统稳定性的判定，下列观点正确的是
A.如果系统闭环系统特征⽅程某项系数为负数，系统不稳定；
B.当系统的相⻆裕度⼤于零，幅值裕度⼤于 1 时，系统不稳定；
C.⽆论是开环极点或是闭环极点处于右半 S 平⾯，系统不稳定；
D.线性系统稳定的充分必要条件是：系统闭环特征⽅程的各项系数都为正数；
解析：
从频域考虑，线性控制系统的稳定充要条件是 H(s)的所有极点，即系统的特征⽅程根都具有
负实部；
从时域考虑，若系统对任意的有界输⼊，其零状态响应也是有界的，则称该系统稳定，称之
为有界输⼊和有界输出(BIBO)稳定系统。
线性系统稳定的充分必要条件：闭环系统特征⽅程的所有根均具有负实部；或者说，闭环传
递函数的极点均严格位于左半 s 平⾯ 。 若特征根中具有⼀个或⼀个以上零实部根，⽽其
余的特征根均具有负实部，则脉冲响应 c ( t ) c(t)c(t) 趋于常数，或趋于等幅正弦振荡，按照
稳定性定义，此时系统不是渐近稳定的，处于稳定和不稳定的临界状态，常称为临界稳定情
况。
相⻆裕度⼤于零，系统是稳定的，反之不稳定。幅值裕度，指的是相⻆为-180 度时对应的
幅值.幅值裕度>1，相⻆裕度>0 ；幅值裕度和相⻆裕度越⼤，系统越稳定。
Nyquist 稳定性判据
9、以下滤波器⼯作频率最⾼的是
A. 陶瓷滤波器
B. 晶体滤波器
C. SAW
D. FBAR
解析：体声滤波器（Baw，FBAR,XBAR）>表声滤波器（Saw）>陶瓷>晶体
10、开关电源变压器的损耗主要包括
A.磁滞损耗、铜阻损耗、涡流损耗
B.铜阻损耗、涡流损耗、介电损耗
C.磁滞损耗、涡流损耗、介电损耗
D.磁滞损耗、铜阻损耗、介电损耗
解析：
功率开关是典型的开关电源内部最主要的两个损耗源之⼀。损耗基本上可分为两部分：导通
损耗和开关损耗。导通损耗是当功率器件已被开通，且驱动和开关波形已经稳定以后，功率
开关处于导通状态时的损耗；开关损耗是出现在功率开关被驱动，进⼊⼀个新的⼯作状态，
驱动和开关波形处于过渡过程时的损耗。
与输出整流器有关的损耗。整流器损耗也可以分成三个部分：开通损耗、导通损耗、关断损
耗。
输⼊输出滤波电容并不是开关电源的主要损耗源，尽管它们对电源的⼯作寿命影响很⼤。如
果输⼊电容选择不正确的话，会使得电源⼯作时达不到它实际应有的⾼效率。
与变压器和电感有关的损耗主要有三种：磁滞损耗、涡流损耗和电阻损耗。在设计和构造变
压器和电感时可以控制这些损耗。
电阻损耗是变压器或电感内部绕组的电阻产⽣的损耗。有两种形式的电阻损耗：直流电阻损
耗和集肤效应电阻损耗。直流电阻损耗由绕组导线的电阻与流过的电流有效值⼆次⽅的乘积
所决定。集肤效应是由于在导线内强交流电磁场作⽤下，导线中⼼的电流被“推向”导线表⾯
⽽使导线的电阻实际增加所致，电流在更⼩的截⾯中流动使导线的有效直径显得⼩了。
11、晶振的负载电容越⼤驱动能⼒越强
A. 正确
B. 错误
解析：晶振有⼀个重要的参数，即负载电容 CL（Load capacitance），它是电路中跨接晶体
两端的总的有效电容 （不是晶振外接的匹配电容），主要影响负载谐振频率和等效负载谐振
电阻，与晶体⼀起决定振荡器电路的⼯作频率，通过调整负载电容，就可以将振荡器的⼯作
频率微调到标称值。
12、以下对 NMOS 和 PMOS 的主要特性说法正确的是
A.PMOS 的 Ron ⼩
B.PMOS 的 Vgs 导通电压为正
C.NMOS 的 Ron ⼩
D.NMOS 的 Vgs 导通电压为负
解析：Ron=δVds/δId|(Vds 很⼩) = 1/[β(Vgs-VT)]。PMOS 的沟道导通电阻更⼤，且导通电压
Vgs 为负，NMOS 为正。
13、安规元器件是可以任意变更的？
A. 错
B. 对
解析：安规零部件是安规认证机构重点管控的部件，⼀般都需要通相关国家的认证，没有认
证是没有办法⽤到其他产品上的。同时如果这些安规零部件发⽣变更时，必须向安规认
证机构申请报备，只有在获得批准认可后才可以使⽤，有时还必须重新送样试验，试验
通过后，才能正式使⽤。
14、为实现功率晶体管的低导通损耗，驱动电流的稳态值应该使功率晶体管处于（）
A.临界饱和状态
B.截⽌状态
C.放⼤状态
D.饱和状态
解析：为了实现功率晶体管的低导通损耗，驱动电流的稳态值应该使功率晶体管处于饱和区。
在饱和区，功率晶体管的导通电阻最⼩，因此可以实现最⼩的导通损耗。此外，饱和区
的功率晶体管还可以实现最⼩的开关时间和开关损耗，因此在开关应⽤中也⽐较常⽤。
15、变压器的饱和特性通常⽤（）评估
A.温升电流
B.饱和电压
C.饱和电流
D.伏秒积
解析：变压器设计时，计算⼀次侧的最⼤电流 Ippk，以进⾏适合的变压器设计。 评估变压
器的饱和特性通常⽤饱和电流来评估。在变压器的磁通-电流曲线中，当电流逐渐增加时，
磁通会随着电流的增加⽽增加，但当磁通达到⼀定值时，由于磁路的磁导饱和，磁通的增加
速度会明显减缓，直⾄趋于饱和，此时磁通⼏乎不再随电流的增加⽽增加，电流达到饱和电
流。 因此，饱和电流是评估变压器饱和特性的重要指标之⼀，它描述了变压器在特定⼯作
条件下的饱和磁通和电流，是选择适当的变压器类型和规格的关键参数之⼀。在实际设计和
应⽤中，需要根据变压器的⼯作要求和条件，选择合适的饱和电流，以确保变压器的⼯作可
靠性和稳定性。
16、在产品设计中，焊盘设计中对以下因素的考虑顺序为
A.电⽓性能，可靠性，可维修性，可制造性
B.电⽓性能，可靠性，可制造性，可维修性
C.电⽓性能，可制造性.可靠性，可维修性
D.可靠性，电⽓性能，可制造性，可维修性
解析：
在产品设计中，焊盘设计的考虑顺序应该是：
电⽓性能：焊盘设计还应该考虑其电⽓性能，以确保焊盘能够与其他电⼦元件有效地连接，
并确保其信号传输和功率传输的稳定性和可靠性。
可制造性：焊盘设计应该优先考虑其可制造性，以确保焊盘能够在⽣产过程中被准确、⾼效
地制造出来。这包括考虑焊盘的尺⼨、形状、材料、焊接⼯艺等因素。
可靠性：焊盘设计还应该考虑其可靠性，以确保焊盘在⻓时间使⽤中能够保持其性能和连接
稳定性，并且不会因为温度、震动、湿度等环境因素⽽出现故障。
可维修性：最后，焊盘设计应该考虑其可维修性，以确保焊盘在需要维修或更换时能够⽅便
快捷地进⾏操作，从⽽减少维修或更换所需的时间和成本。
17、锁相环锁定以后，稳态相差为零则表示锁相环锁定，否则未锁定
A.错误
B.正确
解析： 要维持 VCO 输出同⼀个频率，相差应该维持在⼀个固定值或者⼩幅度变化。每次锁
定的相位差理论上应该是固定的（如果输⼊信号条件不变）
18、器件选⽤，规格符合度⽅⾯，正确的是：
A.可以不符合降额；
B.不允许超规格，符合降额要求；
C.可以超规格；
D.预留的规格越⼤越好。
解析：
元器件失效的⼀个重要原因是由于它⼯作在允许的应⼒⽔平之上。因此为了提⾼元器件可靠
性，延⻓其使⽤寿命，必须有意识地降低施加在元器件上的⼯作应⼒(电、热、机械应⼒)，
以使实际使⽤应⼒低于其规定的额定应⼒。这就是降额使⽤的基本含义。
但是，预留规格越⼤不⼀定总是更好。因为过⼤的预留规格会增加系统的成本，降低系统的
性能表现。同时，过⼤的预留规格也可能会导致系统的功耗过⾼或者过度设计，从⽽浪费能
源和资源。因此，在选择器件时需要综合考虑系统的⼯作条件、可靠性要求、成本和性能等
多⽅⾯因素，以确定合适的预留规格。
19、1G 带宽、4G 采样速率的示波器配合 1G 带宽探头使⽤，综合带宽能达到（）
A.0.71G
B.2G
C.4G
D.1G
解析：带宽的定义是衰减到正常增益⼤⼩的 0.707 倍时的频率⼤⼩。但是当示波器的探头和
示波器配合使⽤的话可能会⼩于 1G，因此选 A ⽐较合理
20、陶瓷电容的介质分为多种材料，⽤不同的温度特性来描述，其中 X7R 通常表示（）
A.—55℃—+85℃范围内，容量变化不超过±15%；
B.—55℃—+125℃范围内，容量变化不超过±15%；
C.25℃-+125°℃范围内，容量变化不超过±30ppm/℃;
D.—55℃—+125℃范围内，容量变化不超过+22%。
21、功率晶体管的⼆次击穿现象表现为
A.从⾼电压、⼩电流项低电压、⼤电流跃变
B.从低电压、⼤电流向⾼电压、⼩电流跃变
C.从⾼电压、⼤电流向低电压、⼩电流跃变
D.从低电压、⼩电流向⾼电压、⼤电流跃变
解析：
⼆次击穿是指功率晶体管早期失效或突然损坏的重要原因，已成为影响功率晶体管安全可靠
使⽤的重要因素。
当集电极反偏电压进⼀步增⼤，集电极电流增⼤到某⼀临界值（图 1 中“2”曲线 A 点对应的
临界值）时，管⼦反向电压突然降低，电流仍然继续增⻓，表现出负阻现象，这个现象称为
⼆次击穿。简称 SB（Second Breakdown）。这时，⼯作点将由 A 点以毫秒级的速度移向低电
压⼤电流区的 B 点，在没有保护措施的情况下，就会造成很⼤的过电流，使晶体管烧毁。因
此，⼆次击穿是⼀种热电击穿，它是破坏性的不可逆反应。这⼀点是与雪崩击穿（⼀次击穿）
有本质差别的。
多选题（10 道，⼀个 4 分）
22、I2
C 总线的串阻和上拉电阻取值，取决于哪些因素？
A.总线的负载电容
B.上拉电压
C.总线速率
D.总线上的设备数
解析：I2
C 总线的串阻和上拉电阻的取值，取决于以下⼏个因素：
总线负载：串阻和上拉电阻的取值应该根据总线上连接的设备数量和电容负载来确定。如果
总线上连接的设备数量较多，或者设备的电容负载较⼤，那么需要采⽤较⼩的串阻和较⼤的
上拉电阻，以确保总线的信号完整性。
总线速率：串阻和上拉电阻的取值也应该考虑总线的速率。在⾼速模式下，需要采⽤较⼩的
串阻和较⼤的上拉电阻，以确保总线上的信号能够快速、准确地传输。
驱动能⼒：串阻和上拉电阻的取值还应该考虑总线上驱动器的能⼒。如果驱动器能够提供较
⼤的驱动能⼒，那么可以采⽤较⼩的串阻和较⼤的上拉电阻，以提⾼总线的信号完整性。
环境噪声：串阻和上拉电阻的取值还应该考虑环境中可能存在的噪声和⼲扰。如果环境中存
在较强的噪声和⼲扰，那么需要采⽤较⼩的串阻和较⼤的上拉电阻，以降低总线上的噪声和
⼲扰对信号的影响。
23、在⾼速数字电路的设计中，通常采⽤的匹配⽅式有
A.串联电阻匹配
B.AC 交流匹配
C.并联端接匹配
D.Thevenin 端接匹配
24、下⾯描述正确的是
A.⽓体放电管常⽤于电源端⼝的浪涌防护，反应速度⽐ TVS 和压敏电阻慢（在⼏百纳秒以
上），通流能⼒⼤：利⽤了惰性⽓体在⾼压状态下电离放电导通的特性，需要⼀定的电流维
持，导通后两电极间电压较低；
B.压敏电阻⼀般⽤于线间的并联保护，其箝位特性和反映速度⽐ TVS 稍差，但⽐放电管好，
通流能⼒较⼤，压敏电阻的失效模式较多，可能表现为开路，也可能表现为短路；
C. ⼏种防护器件的响应速度由快到慢的是：TVS 管、压敏电阻、⽓体放电管
D.TVS 管通常并联于线间做过压保护，其钳位特性很好，反应速度极快（可到 ps 级），且便
于集成，⼀般⽤于最末级浪涌保护，失效模式⼀般为短路。
解析：
TVS 管>压敏电阻>⽓体放电管；TVS 管为⽪秒级，压敏电阻为纳秒级，⽓体放电管通常为⼏
⼗个纳秒甚⾄更多。故 A 错，C 对；
TVS 管：瞬态⼆极管（Transient Voltage Suppressor）简称 TVS，是⼀种⼆极管形式的⾼效
能保护器件。 压敏电阻：⼀种具有⾮线性伏安特性的电阻器件，主要⽤于在电路承受过压
时进⾏电压钳位，吸收多余的电流以保护敏感器件。 ⽓体放电管：⽓体放电管指作过电压
保护⽤的避雷管或天线开关管⼀类，管内有⼆个或多个电极，充有⼀定量的惰性⽓体。⽓体
放电管是⼀种间隙式的防雷保护元件，它⽤在通信系统的防雷保护。
压敏电阻⼀般⽤于线间的并联保护，这是正确的。压敏电阻的响应速度⽐ TVS 稍慢，但⽐⽓
体放电管好，这也是正确的。压敏电阻的通流能⼒通常⽐ TVS 和⽓体放电管低，不如描述中
所说的"通流能⼒较⼤"。压敏电阻的失效模式确实较多，可能表现为开路或短路，这也是正
确的。
通流能⼒：⽓体放电管>压敏电阻>TVS 管；TVS 管通常只有⼏百 A，压敏电阻按不同规格可
通过数 KA 到数⼗ KA 的单次 8/20uS 浪涌电流，⽓体放电管来说通常⼗ KA 级别 8/20uS 浪
涌电流可导通数百次。
承压能⼒：TVS 管通常为 5.5V 到 550V，压敏电阻从 10V 到 9000V，⽓体放电管从 75V 到
3500V。
25、关于逻辑电平接⼝，说法正确的是（）
A. ECL， PECL 电平接⼝为⾼速电⽓接⼝，速率可达⼏百兆，但相应功耗较⼤，电磁辐射与
⼲扰较⼤
B. RS—232 电平接⼝⾼电平为负电压值，低电平为正电压值，单端接⼝
C. TTL 电平接⼝信号速度⼀般限制在⼆、三⼗兆 HZ 以内，驱动能⼒⼀般为⼏毫安到⼏⼗毫
安，产品设计特别是总线设计时必须考虑负载能⼒
D.CMOS 电平接⼝速度范围与 TTL 相仿，驱动能⼒要弱⼀些
解析：
ECL(EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出结构的典型输⼊输出接⼝电路，
ECL 电路的最⼤特点是其基本⻔电路⼯作在⾮饱和状态，因此 ECL ⼜称为⾮饱和性逻辑。也
正因为如此，ECL 电路的最⼤优点是具有相当⾼的速度。这种电路的平均延迟时间可达⼏个
ns 数量级甚⾄更少。传统的 ECL 以 VCC 为零电压，VEE 为-5.2 V 电源，VOH=VCC-0.9 V=-
0.9 V，VOL=VCC-1.7 V=-1.7 V，所以 ECL 电路的逻辑摆幅较⼩（仅约 0.8 V）。当电路从⼀
种状态过渡到另⼀种状态时，对寄⽣电容的充放电时间将减少，这也是 ECL 电路具有⾼开关
速度的重要原因。另外，ECL 电路是由⼀个差分对管和⼀对射随器组成的，所以输⼊阻抗⼤，
输出阻抗⼩，驱动能⼒强，信号检测能⼒⾼，差分输出，抗共模⼲扰能⼒强；但是由于单元
⻔的开关管对是轮流导通的，对整个电路来讲没有“截⽌”状态，所以电路的功耗较⼤。但逻
辑摆幅⼩，对抗⼲扰能⼒不利。
PECL 为差分输⼊，ECL 虽然也有两个输⼊，但其输⼊其实相当于取或，和单端输⼊单端效
果是⼀样的。PECL 即 Posirtive Emitter-Couple Logic，也就是正发射极耦合逻辑的意思，使
⽤ 5.0V 电源。PECL 是由 ECL 演变⽽来的，ECL 即 Emitter-Couple Logic，也就是发射极耦
合逻辑。ECL 有两个供电电压 VCC 和 VEE。当 VEE 接地时，VCC 接正电压时，这时的逻辑
称为 PECL；当 VCC 接地时，VEE 接负电压时，这时的逻辑成为 NECL，VEE ⼀般接-5.2V 电
源；⼀般狭义的 ECL 就是指 NECL。同样是扇出能⼒强，噪声低，速度快，但是功耗⼤
传统的 RS-232-C 总线标准采⽤标准 25 芯 D 型插头座（DB25），包含了两个信号通道，即
主通道和副通道。
TTL 电平信号规定，+5V 等价于逻辑“1”，0V 等价于逻辑“0”(采⽤⼆进制来表示数据时)。这
样的数据通信及电平规定⽅式，被称做 TTL（晶体管-晶体管逻辑电平）信号系统。这是计算
机处理器控制的设备内部各部分之间通信的标准技术。
CMOS 的⼯作频率较 TTL 略低，但是⾼速 CMOS 速度与 TTL 差不多相当，驱动能⼒稍弱。
26、关于磁珠的使⽤，说法正确的是：
A. 磁珠的插⼊损耗与线路阻抗有关，阻抗越⾼，插损越⼩
B．额定电流降额 80％使⽤
C．额定电压降额 80％使⽤
D. ⼯作最⾼温度不要超过额定温度
解析：
磁珠主要应⽤在电磁兼容领域，解决⼀些电磁⼲扰问题。对于⾼频信号，磁珠应⽤在线路上
呈现很⾼的阻抗；⽽对于低频信号，磁珠呈现很低的阻抗；对于 DC 线路它近似如⼀条跳线
或者说零电阻。磁珠单位是欧姆（Ω）。通常情况下，磁珠的⼤⼩是指在 100MHz 的频率下
所产⽣的阻抗值 Z，它的单位是欧姆。
在模拟电源处串个磁珠，⽐如复合视频或 PLLs，这些磁珠能有效地吸收电源的⾼频噪声，同
时配合去藕电容，能有效地抑制电源噪声。
插⼊损耗(Insertion Loss)是电路系统中插⼊某元器件，⽐如连接头 connector、封装、输⼊输
出⼝ IO、滤波器、阻抗匹配⽹络，⽽造成能量或增益的损耗。插⼊损耗(dB) = 20log10(2πfLZ)
其中，f 为信号频率，L 为磁珠的电感值，Z 为磁珠的总阻抗（包括磁珠本⾝的阻抗及其两端
接⼝的阻抗）。故阻抗越⾼，插损应该越⼤，磁珠⼯作使⽤中⼀般将额定电流降额 80%使⽤
即可。
27、焊盘设计的主要内容有
A.粘胶⽤的假焊盘
B.焊盘本⾝的尺⼨
C.阻焊窗的尺⼨
D.SMD 元件占地范围
解析：
B. 焊盘本⾝的尺⼨：包括焊盘的直径、孔径、形状、间距等。焊盘的尺⼨需要根据元件的尺
⼨、引脚的排列⽅式、焊接⼯艺等因素进⾏合理的设计。 C. 阻焊窗的尺⼨：焊盘上的阻焊
层需要开窗，以便焊接时焊料能够与焊盘、引脚充分接触。阻焊窗的尺⼨需要与焊盘的尺⼨
相匹配，同时还要考虑阻焊层的良好覆盖和保护。 D. SMD 元件占地范围：对于 SMD 元件，
其占地⾯积较⼩，因此需要对焊盘尺⼨进⾏合理的设计，以确保焊盘能够稳定地固定元件，
并提供⾜够的焊接⾯积。 因此，A 并不是焊盘设计的主要内容，⽽ B、C、D 是焊盘设计中
需要重点考虑的因素。除此之外，还需要考虑焊盘与线路板的连通性、可靠性、加⼯⼯艺等
因素。
28、⼀般的通信协议层次⾄少应该包括？
A.⾼层应⽤
B.表示层
C.物理层
D.链路层
解析：计算机⽹络体系结构的通信协议划分为七层，⾃下⽽上依次为：物理层（Physics Layer）、
数据链路层（Data Link Layer）、⽹络层（Network Layer）、传输层（Transport Layer）、会话
层（Session Layer）、表示层（Presentation Layer）、应⽤层（Application Layer）。
29、信号边沿不单调会影响（）
A.产⽣错误采样
B.降低时序容限
C.产⽣电磁辐射
D.器件寿命
解析：
于⼀个沿有效的时钟来说，信号沿上的回钩和台阶是致命的。因为⼀个⾮单调性的时钟沿，
可能被接收端认作多个有效沿，或在器件内部产⽣亚稳态，导致时序逻辑的功能错误。对于
数据来说，⾮单调性的危害主要是造成时间裕量的减少，这也是复杂的总线系统往往需要进
⾏时序仿真的原因之⼀。
因此，选项 A 和 B 是正确的。选项 C 和 D 也有可能受到影响，但是不是边沿不单调的主要
问题。边沿不单调可能会导致信号的频谱发⽣变化，从⽽对电磁兼容性造成影响（选项 C），
但是这并不是边沿不单调的主要问题。边沿不单调也可能会加速器件的⽼化和损坏，从⽽影
响器件的寿命（选项 D），但是这是由于信号的⾼频成分引起的，与边沿不单调本⾝并没有
直接关系。
30、PCB 布线应考虑如下措施：
A.过孔少，⽆线头
B.⾛线线宽⽆跳变或满⾜阻抗⼀致
C.⽆直⻆，对关键信号线优先采⽤圆弧倒⻆
D.间距宽，⽆环路或回路⾯积⼤
解析：
A. 过孔少，⽆线头：过多的过孔和线头会增加信号的传输损耗和反射，影响电路信号的稳
定性和可靠性。因此，应尽量减少过孔的数量，避免使⽤⽆线头连接器。
B. ⾛线线宽⽆跳变或满⾜阻抗⼀致：⾛线线宽的不⼀致或跳变会导致阻抗不匹配，从⽽引
起信号反射和⼲扰。因此，应保持⾛线线宽的⼀致性，并根据实际情况设计满⾜⼀致阻抗的
布线。
C. ⽆直⻆，对关键信号线优先采⽤圆弧倒⻆：直⻆会导致信号反射和⼲扰，从⽽影响信号
的传输质量。因此，应尽量避免使⽤直⻆，对于关键信号线可以采⽤圆弧倒⻆等⽅式来缓解
直⻆带来的问题。
D. 间距宽，⽆环路或回路⾯积⼤：⾛线间距过⼩会导致信号的串扰和⼲扰，因此应保持⾜
够的⾛线间距。同时，应避免布局中出现环路或回路，以减⼩信号⼲扰的可能性。此外，⾯
积⼤的信号回路可以降低回路的电感，从⽽提⾼信号的传输质量。 因此，选项 A、B、C、
D 都是正确的，都是在 PCB 布线过程中需要考虑的措施。
31、PCB 上互连线的损耗与下⾯哪些因素有关
A.介电常数
B.互连线线⻓
C.环境温度
D.频率
解析： A. 介电常数：介电常数反映了介质对电磁波的阻抗，不同介电常数的介质会对信号
的传输产⽣不同的影响。介电常数较⼩的介质具有较低的信号传输损耗，⽽介电常数较⼤的
介质则具有较⾼的信号传输损耗。 B. 互连线线⻓：互连线的⻓度越⻓，信号传输的损耗就
越⼤。这是因为在互连线上，信号会受到电阻、电感和电容的影响，随着传输距离的增加，
这些影响会导致信号的逐渐衰减。 C. 频率：频率对互连线的损耗也有影响，当信号频率较
⾼时，互连线的传输损耗也会增加。这是因为⾼频信号会受到更多的电阻、电感和电容的影
响，从⽽导致信号的逐渐衰减。 D. 环境温度：环境温度对互连线的损耗也有⼀定的影响，
当温度升⾼时，互连线的传输损耗也会增加。这是因为⾼温会导致互连线材料的电阻和电容
发⽣变化，从⽽影响信号的传输质量。 因此，选项 A、B、D 都是影响 PCB 上互连线损耗的
重要因素，选项 C 虽然也有影响，但相对来说影响不如其他因素⼤。
判断题（4 道，⼀个 2 分）
32、微处理器接⼝及内部电路是采⽤ TTL 和 CMOS 型电路。这些电路都不能直接与 RS—232
相连，中间必须要进⾏电平转换，常⽤的转换芯⽚有 MAX3232 等
A.正确
B.错误
解析：
TTL 集成电路的主要型式为晶体管-晶体管逻辑⻔(Transistor-Transistor Logic gate)，TTL 采
⽤ 5V 电源。
CMOS 电路是电压控制器件，输⼊电阻极⼤，对于⼲扰信号⼗分敏感，因此不⽤的输⼊端不
应开路，应该接到地或者电源上。CMOS 电路的优点是噪声容限较宽，静态功耗很⼩。CMOS
采⽤ 5~15V 电源, 另外, 只有 4000 系列的 CMOS 器件可以⼯作在 15V 电源下, 74HC,
74HCT 等都只能⼯作在 5V 电源下, 现在已经有⼯作在 3V 和 2.5V 电源下的 CMOS 逻辑
电路芯⽚了。
串⾏数据通信接⼝标准主要有 RS-232、RS-422 与 RS-485，最初都是由电⼦⼯业协会（EIA）
制订并发布的。
33、电源 PDN 设计中，将 1 个 10uF 替换为 10 个 1uF，由于并联减⼩ ESR 的作⽤，⼀定有
利于纹波的抑制。
A.正确
B.错误
解析：
电容并联，其各个等效电阻相当于并联，可以降低等效电阻 ESR
但是，并联多个电容并不⼀定能够有效地减⼩纹波幅度，这取决于纹波的频率。如果纹波频
率很⾼，那么多个电容并联的总等效电容量可能会下降，从⽽使得纹波抑制效果不佳。此外，
多个电容并联的做法还会增加 PCB 的复杂性和成本，需要更多的空间和元器件，同时也会
增加布局和⾛线的难度。
34、不同⼚家⽣产的 DDR SDRAM 内存条都遵循 JESD 的标准，所以能直接替换
A. 正确
B. 错误
解析：虽然 DDR SDRAM 内存条都遵循了 JESD 标准，但在实际应⽤中，使⽤不同⼚家的内
存条时，仍需要仔细检查其规格、参数、容量和组织⽅式等，以确保其兼容性和可替换性。
并且确实可能会稍微有点不同，需要具体情况具体分析。
35、终端开路时，传输线的反射系数为 0
A. 正确
B. 错误
解析：开路反射系数为 1；短路反射系数为-1。