第十二章：物理库
实现低功耗设计的第一步之一是选择支持设计中使用的低功耗策略的标准单元库和一组存储器编译器。本章介绍多电压功率门控设计对标准单元库和存储器的要求
12.1 标准单元库
标准单元库针对不同的性能、功率和面积目标进行调整。对于低功耗设计，库的选择和混合可能会对功率、时序和面积产生重大影响。
单元库的一个关键特征是单元的高度。单元的高度是以track为单位测量的，这是金属1(M1)节距（pitch）。一个8轨道的单元的高度足以让八根水平的M1线穿过它。
单元库设计为具有一定高度的track，该高度会影响库的时序和布线特性：
- 较高的track高度库支持更复杂的布线、更大的驱动强度晶体管，并且通常会针对性能进行调整，但可能会显示更高的漏电功率。11或12track的库被认为是较高的track高度的库。
- 低track高度库针对面积效率进行了优化，但通常使用更小、驱动强度较低的晶体管进行设计，因此不太适合高速设计。7或8track库被认为是低track高度库。
- 标准track高度库是为了在区域效率和性能之间提供合理的折衷而设计的。这些库在大多数设计中使用。9或10track被认为是标准track高度库。
可以使用具有不同阈值电压的晶体管来构建具有兼容引脚封装的库：
- 高VT库以一些较低的性能为代价，显示出最低的泄漏功率。高VT库对于非关键时序设计和高性能设计中的非关键路径是一个很好的选择。
- 低VT是用高速但泄漏也高的晶体管，并被调优为高性能。因此，它们会消耗更高的静态和动态功率。
- 常规或标准VT库位于这些库之间，并在减少泄漏和态功率下提供比低VT晶体管版本更低的性能。
每个阈值变体增加了不同植入层的掩膜成本，并在最终硅中引入了一些额外的可变性。通常，设计者会限制使用，比方说，仅两个阈值变体。
还可以进一步优化库以实现低静态功耗。
- 长通道的门可以用来减少泄漏，在时间和面积方面有一些成本。
- 门内串联晶体管的“堆叠效应”可以用来减少更复杂的门结构在其他晶体管之间的源极-漏极泄露。
12.1.1 标准单元库建模
库级IP将底层电路的详细特性抽象到单元级模型中，以便在没有晶体管级模型的情况下进行实现和验证。该抽象层提供了去除单元或存储器的商业敏感内部部件的“前端”库设计视图。一组传达端口级接口、功能、时序和功率单元的视图对于综合、布局和布线、寄生提取和布局后时序分析是足够的。对于制造，使用技术依赖和商业敏感的晶体管级布局来切换“后端”库单元视图。
所需的抽象视图包括：
- 时序模型-支持多工艺角（corner）综合，优化和分析。
- 物理模型-具有电源和信号端口的抽象层级形式。
- 功能模型-为门级网表仿真服务。
- 电源模型-支持动态和泄露功率优化和分析。
- 测试模型-支持ATPG确保故障覆盖率。
多电压功率门控设计依赖于标准单元库来提供工具优化和分析时序和功率所需的模块信息。
12.1.2 标准单元库的特性
历史上，标准单元在多种工艺、电压和温度条件下进行表征。提供了几个时序模型的副本：例如，最坏情况(慢工艺、低电压、高温)、最好情况(快速工艺、高电压、低温)和典型情况。最坏情况时序用于检查建立时间，最佳情况用于检查保持时间时间。
随着90纳米技术(及以下)的发展和积极的电源管理技术的采用，表征变得更加具有挑战性。
在90 nm及以下，导线的电阻变得更大，以至于网络阻抗可能高于驱动门的输出阻抗。
温度反转
在较老的工艺中，门延迟总是随着温度的升高而增加。但从90 nm开始，观察到在低VDD或慢信号跃迁下，门延迟随着温度的升高而减小。这被称为温度反转。
温度反转的物理本质是复杂的，但这里是基于设备行为对该现象的一般解释。
门级延迟与饱和电流(I DSAT)直接相关：I DSAT越大，门延迟越小。I DSAT与载流子迁移率呈线性关系，与电压净空(Vdd-VT)呈二次关系。随着温度的升高，迁移率降低，而电压净空增加，因为VT在更高的温度下下降。迁移率变化对门延迟的温度影响与电压净空变化对栅延迟的温度效应相反。
在较老的工艺中，温度对迁移率的影响占主导地位，这是因为存在较大的电压裕度，因此，在给定输入跃迁和输出负载的情况下，门延迟随温度增加。
在90 nm以下的节点中，VDD的缩放明显低于较老的工艺，因此，电压裕度变得足够小，以至于门延迟对VT的变化比迁移率的变化更敏感。
在高温下，由于VT的降低而导致的延迟减小，盖过了由于迁移率的降低而导致的延迟增加。这使得高温下的延迟较小，从而导致温度反转。VDD越小，对VT的延迟敏感度越高，因此温度反转越强。
温度反转也依赖于信号的转变，转变越慢，逻辑门转变的周期就越长，因此温度反转行为就越强。
在任何给定的库中，温度反转的效果在不同的单元之间并不一致，在特定的单元中，不同的时序弧也是不同的，因此必须对每个单元以及从每一个输入到每一个输出的每一时序弧进行充分的刻画，以包括温度反转的影响。
新库时序模型
在多电压、电压调节和功率门控设计中，不同门或不同模块的电源电压可能会有很大差异。使用传统的库建模技术，根据给定的时序/电压数据来内插延迟值可能会非常不准确。
出于上述所有原因，需要新的库模型。将逻辑门建模为具有串联电阻器的时间相关电压源的传统方法过于不准确。在复合电流源模型(CCS)中，门的输出被建模为具有无限驱动电阻的时间和电压相关的电流源。这种方法提供了对各种负载的精确的时序估计。对于特定的电压，可以计算特定实例的延迟，从而解决了多电压功率门设计的问题
电流源模型还可以模拟温度反转，解决(但没有解决)亚100 nm设计的一个大问题。找到最坏情况的温度仍然是一个困难的问题。
12.2 特殊单元—隔离单元
在断电域和通电域之间的接口处需要隔离逻辑。隔离确保有源功率域没有浮动输入（不定态），这可能会导致撬棍电流。它还确保输入处于适当的逻辑状态。
隔离逻辑既可以在断电域中实现以控制输出信号（输出隔离），也可以在有源功率域中实现来控制输入信号（输入隔离）。本节介绍隔离电路的实施指南。
12.2.1 信号隔离
在断电域的输出端可以插入三种类型的隔离电路：
- 将信号钳夹到 “0”
- 将信号钳夹到 “1”
- 将信号钳夹到最新值
对于需要将信号箝位到“0”的输出，我们可以使用NAND门和反相器进行信号隔离，如图12-1中左侧所示。这种设计使用低电平有效的隔离控制信号，即使其他输入浮动，该信号也迫使输出为低。图12-1中右侧的电路图显示了为什么电路不受in上的浮动信号的影响。只要ISOLN为低电平，底部晶体管关闭，没有电流可以流过逻辑门，反相器的输入就会被拉高。
对于需要在电源电源域断电时保持逻辑“1”的输入，我们可以使用NOR门来进行信号隔离，如图12-2所示。这与高电平有效的隔离控制信号一起显示，即使其他输入浮动，也会强制输出为高。图12-2中右侧的电路图显示了为什么该电路不受IN上浮动信号的影响。
图12-3显示了第三类隔离单元的一个示例，其中包括一个保持锁存器，用于保持输出信号的状态。
保持锁存器由脉冲信号RET控制，该脉冲信号RET在逻辑单元进入休眠之前被断言以将当前输出状态保存到保持锁存器中。然后，断言隔离控制隔离以将输出多路复用器切换到保持锁存器，并且逻辑单元进入休眠，其中虚拟功率VVDD被关闭。
隔离控制信号通常作为全局信号分布在电源域之间，为了确保信号在一个或多个域断电时是有效的，隔离控制信号被分配了一个始终开启的缓冲树。
12.2.2 输出隔离 vs 输入隔离
与输入隔离相比，输出隔离具有一些显著的优势。
对于到达多个不同电源域的输出信号，输出隔离只需要一个隔离单元，而对于输入隔离，每个目标都需要自己的隔离单元。
在输出隔离的情况下，一个域中的所有隔离单元共享一个公共的控制信号。在输入隔离的情况下，一个块可能需要多个隔离控制信号--来自每个域的一个隔离控制信号从每个域获得隔离信号。
输出隔离有一个缺点，那就是需要定制隔离单元。尽管隔离单元的功能类似于AND或OR门，但它们需要始终通电。大多数标准单元通过基台（abutment）连接电源和地。但在功率门控区域中，通过基台（abutment）连接的电源中的一个是开关的。因此(输出)隔离单元需要特殊的物理设计来适应与always-on的电源的连接。
12.2.3 潜伏直流泄漏路径
隔离电路的一个潜在问题是潜伏路径泄漏。隔离单元通过下拉或上拉晶体管分别将掉电域的输出钳制在“0”或“1”状态。下拉/上拉晶体管通过连接的带电电源域中逻辑的断电输出提供到VDD或VSS的可能的DC路径。这种情况如图12-4所示。
在这种情况下，掉电输出被箝位在“0”，并在有效功率域中驱动XOR门的一个输入。当该异或门的另一输入为“1”时，通过导通有源域中的PMOS换能器和漏电传输门以及在掉电域中的下拉NMOS来形成从VDD到VSS的漏电DC路径。尽管它不是导通DC路径，传输门的高漏电导致在潜行路径上产生相当大的漏电流，这可能会违背功率门控的目的。值得注意的是，功率门控区域中的单元通常是以高漏电为代价的高性能的低VT单元，因此，任何DC路径中的关断状态晶体管都可能导致相当大的漏电。
商业库在单元输入端上没有传输门，以避免泄漏路径以及各种其他原因。
12.2.4 建议
- 输出信号隔离方法由于隔离单元较少，隔离控制较简单，通常是比输入隔离方法更好的选择。
- 如果自定义输出隔离单元不可用，则可以使用标准化单元（AND、NOR）。但是，必须在断电区旁边创建一个始终开启（always-on）的电源区域，而基于单元的标准隔离单元必须放置在始终开启的区域内。这使得当断电区域处于睡眠模式下时，隔离单元仍可以获得电源。
- 隔离单元引入了延迟惩罚。因此，它们只应该在必要的地方被插入。我们建议分析功率域之间的断电关系，以确定那些一起进入睡眠和醒来的功率域。这种电源域之间的接口不需要被隔离单元所保护，因为在没有任何情况下，接口的一侧是断电的，而另一侧是上电。
- 在布局和物理综合过程中，必须确保输入和输出隔离单元放置在有电区域内，布局上靠近有电区域边界。此外，必须保护接口网络，以防止在网络中插入任何逻辑单元。在隔离单元和供电区域的端口之间的这种插入将破坏隔离单元的目的，隔离单元需要直接连接到端口，以隔离接口信号。
- 传输门（pass-gate）逻辑单元不应该在双功率域之间的接口上实现。这种约束是必要的，以防止从VDD到地的潜伏直流路径通过传输门和接口逻辑单元中晶体管。
- 我们建议检查电源域输入的逻辑单元，以确保定义的隔离状态不会导致任何通过接口单元的直流泄漏路径。
12.3 特殊单元—电平转换器
当信号跨越电压域边界并且逻辑电平开关电压不同时，必须插入电平转换器单元，以将信号电压转换为接收域的正确电压。有两种情况。向下转换更简单；向上转换更具挑战性，并增加额外的复杂性。
当降压时，我们假设较高电压(VDDH)不高于在较低电压(VDDL)域中使用的电池的额定电压的25%。过高的电压会加速故障发生的时间；保持在额定电压的25%以内是合理安全的过驱动水平。
在向下转换电平的情况下，电平移位器单元可以只是一个简单的反相器或缓冲器。可以毫不费力地驱动电平转换器高于电源电压，最高为门击穿电压。我们从VDDL向电平转换器供电，并将输入从0驱动到VDDH；输出摆幅将是0到VDDL。但是，重要的是用每个引脚上的实际电压来正确地表征电平转换器，以便考虑高电压输入上的转换时间。
在上移的情况下，有必要设计特殊的电平移位器电路，因为低电压摆动输入信号不一定足够强，不足以完全打开NMOS输入晶体管。这可能导致不可接受的较长的上升时间或下降时间。下面显示了一个解决这个问题的简单的“从低到高”电平移位器。输入电平以及输入的反相电平驱动一个简单的放大器。
由于电压调节器容差和上电时序条件，可能无法保证VDDL永远不会超过VDDH。因此，电平转换器内的VDDL和VDDH结构域需要单独的N阱，连接到不同的电压。
不同电势下的N-阱比相同电势下的N-阱有特定(且更大)的间距规则。因为电平转换器单元必须与任意标准单元接合，所以它们必须在外围呈现标准(VDDH)阱。内部需要在输入缓冲器的P-MOS晶体管周围具有大间距规则的局部“热”VDDL N-阱。这使得最终单元比内部晶体管所建议的要大。
因此，低电平到高电平转换器可以是多个单元行的高度，以便于多个电源阱的连接，并符合阱分离的设计规则。因此，这些单元需要仔细布局以最小化面积。还可以构建专门的电平转换器单元，允许通过邻接来连接阱。这种方法避免了在每个电平转换器单元内完全隔离井的开销，但需要专门的布局和EDA工具。
下图显示了一个向上电平转换器布局的示例。为了干净地处理VDD N阱隔离，这种情况下的单元被构建为三倍高度的单元。这可能看起来有点过高，但它允许在高压域中完全灵活地布局。可以垂直翻转，这取决于“基极”行是VDD还是VSS导轨。在这种情况下，在井分离周围有大量未使用的空间的事实是可以接受的，因为它不需要特殊的布局规则和脚本。
在内部管理N阱布局的优点是向实施工具提供了一个干净的标准单元。
“向上转换”的设计也可以扩展为提供隔离功能。图12-8显示了一个电平移位器+隔离单元的例子。当被驱动为低电平时，“ISOLN”钳位控制(从VDDH域控制)有效地关闭上移位放大器，并将电平移位器输出钳位到零。然后，可以关闭VDDL电源，并且缓冲器输出可以浮动，而不会引起任何撬棒电流。
在电平移位器中加入隔离控制可以简化在不同电压下工作的电源门控模块供电时的实现。
12.4 存储
在大多数情况下，内存是由内存编译器生成的。然而，在某些特殊情况下，可以为特定的功耗/性能敏感型应用构建优化的内存实例。
内存编译器可以生成各种内存架构：
- 单端口或多端口RAM
- RAM阵列或寄存器文件架构
- 性能优化的内存
- 区域优化存储器
- 功率优化存储器
性能和面积的权衡在很大程度上取决于位单元的特性和存储器的底层存储体架构。较小的存储体可以被更快地解码和访问，但存储体越多，面积就越大。
RAM还可以被设计为具有高阈值电压晶体管或低阈值电压晶体管。例如，小型高速缓冲存储器通常针对性能进行调整，并且必须容忍额外的动态和泄漏功率。然而，其他片上存储器可以更好地在高VT晶体管中实现，至少在外围电路中实现，以便将功率保持在最小。
12.4.1 RAM的多电压电源门控设计
在90 nm及以下的工艺中，RAM通常只有很少的电压余量或没有电压余量。它们必须在全电压下运行，以满足其时序规范。
在电压缩放设计中，我们经常在低于全电压的电压下运行一些标准单元逻辑块以降低功耗。因此，在多电压设计中，经常需要将输入到RAM的电平向上转换和RAM输出电平的向下转换。
如果支持逻辑的电源门控或外部电源导轨切换，则为了正确保留RAM的内容，我们还需要钳位RAM的输入。
存储器通常位于任何设计的关键时序路径上，当时钟和输入被电平转换和钳位时，时序收敛是具有挑战性的。因此，我们希望将电平移位器和钳位尽可能靠近存储器，以避免RAM时钟与RAM控制、地址和数据输入之间的任何差分路径延迟。
图12-9显示了一个集成的多电压RAM接口。在这种情况下，电平转换器和钳位是RAM的一部分。电平转换器、钳位和存储器都被描述为一个单元。
本例中所示的低电平有效隔离钳位信号ISOLN需要由始终处于上电状态的缓冲器驱动，以确保其不会浮动并破坏RAM内容。接口隔离后，其他输入可能会关闭。
如果RAM编译器不支持生成包含电平移位和隔离的接口层，则最好的替代方案是使用其自己的离散电平移位器和钳位构建RAM的每个实例并将其表征为新组件。
当几个RAM共享接口信号时，很容易将它们组合在一起并共享电平转换器和隔离单元。不幸的是，这增加了转换器/隔离单元与RAM之间的距离。这反过来导致电平转换器远侧的缓冲和互连，使得时序收敛和时钟树平衡成为一个挑战。
12.4.2 存储器和保留
当存储器周围的逻辑断电时，有几种技术可以降低存储器的静态功率。这将在第13章讨论。
12.5 电源门控策略和结构
有几种不同的方法来选通电源线。最常见的两种是：
- “MT-CMOS”--多阈值CMOS(高VT开关)。
- “MV-CMOS”--多电压CMOS(低VT开关)。
MT-CMOS包括使用高VT开关来关断电源。在本章中将详细讨论，并被简称为功率门控。
MV-CMOS包括使用低VT开关来关断电源。为了减少在断电期间通过这些开关的漏电，开关的栅极被驱动在VDD(对于header开关)之上或VSS(对于footer开关)之下。MV-CMOS面临的挑战是在功率门控期间，当晶体管被关闭时，控制电压必须在VDD和VSS轨道之外。对于切换VSS的NMOS footer单元，休眠控制信号必须比VSS更负。对于切换VDD的PMOSheader单元，休眠控制信号必须比VDD更正。
因此，MV-CMOS的支持很复杂。这需要额外的电压轨，这可能需要片上电荷泵或外部低电流电源。这种方法的最大缺点是对非逻辑电源线和特殊的睡眠控制网络的要求。MVCMOS很少用于商业设计。
在本书的其余部分，功率门控将仅指MT-CMOS功率门控。
12.5.1 功率门控结构
我们从回顾上一章中提出的问题开始讨论功率门控结构：为什么使用粗粒度功率门控而不是细粒度功率门控。
细粒度功率门控
在细粒型功率门控设计中，每个标准单元中都插入了一个休眠晶体管。带有嵌入式休眠晶体管的单元通常被称为MTCMOS(多阈值CMOS)单元。图12-10显示了两个MTCMOS与门的例子，一个带有footer开关，另一个带有header开关。
电源门控控制信号“SLEEP”(或“SLEEPN”)控制休眠晶体管打开和关闭到单元的电源。
由于电源开关必须提供电池所需的最坏情况下的电流，因此它必须相当大才不会影响性能。事实上，开关往往是单元其余部分的几倍大。
为了将面积开销保持在最小，细晶功率门通常被实现为“footer”开关，切换VSS而不是VDD。这是因为NMOS晶体管具有比PMOS更低的导通电阻，因此将更小。
即使使用footer开关，每单元的面积开销也相当大(通常是原始单元大小的2倍-4倍)。
为了进一步降低面积开销，大多数设计只对高漏电、低阈值单元进行功率门控设计。
电源门控单元和常通单元混合会造成另一个问题。当门控单元的电源关闭时，输出将浮动，并可能浮动到阈值电压。如果此输出连接到仍处于通电状态的单元，则可能产生撬棒电流。因此，通常在断电期间添加一个微弱的上拉/下拉晶体管，以将单元输出钳制到已知状态。上拉/下拉晶体管在正常操作中保持在关闭状态。
细颗粒功率门控有几个优点：
- 它对地面噪声注入不敏感，因为虚拟电力网很短，隐藏在单元中。
- 由于虚拟电源中的电容较小，因此具有较小的唤醒延迟和唤醒时的涌流。
- 内置钳位晶体管将所有输出保持在已知状态，从而在唤醒期间有效地消除了CMOS单元中的Crowbar电流。
- 开关上的IR降的时序影响和钳位的行为很容易表征，因为它们包含在单元内。
- 它可以用传统的ASIC工具和流程进行综合和分析，因为MTCMOS库单元可以用与标准单元相同的方式进行建模和表征，在设计流程中只需特别注意增加的“睡眠”信号引脚，在单元表征中可以准确地考虑内置休眠晶体管的延迟和IR下降效应。
然而，细粒度功率门控也有一些缺点：
- 由于在每个单元中增加了休眠晶体管，它引入了显著的面积损失。为了保持单元内的低IR降和可接受的性能劣化，单元面积可以增加高达3倍。
- 它需要一个专门设计的MTCMOS单元库。
- 它需要大量的缓冲和路由资源来将休眠控制信号分配给设计中的所有单元。
粗粒度功率门控
在粗粒度功率门控设计中，休眠晶体管并联在永久电源和虚拟电源网络之间。与细粒度功率门控一样，休眠晶体管可以是header开关(开关VDD)或footer开关(开关VSS)。图12-12显示了带有由公共休眠控制信号 SLEEPN 控制的footer开关的粗粒度功率门控的例子。
与细粒度功率门控设计相比，粗粒度功率门控具有以下优点：
- 由于休眠晶体管在设计中可以分担充放电电流，对睡眠晶体管中的PVT(工艺、电压、温度)变化不那么敏感，并且引入的IR降变化小。
- 它的面积开销比细粒度功率门控小得多，休眠晶体管的数量可以根据特定的IR降和速度目标进行优化调整。
- 它可以利用现有的标准单元库，只需要向库中添加一些特殊的单元，如休眠晶体管、隔离单元和保持寄存器。
然而，粗粒度功率门控也有它自己的缺点：
- 这就需要一个复杂的电力网络，包括永久电力网络、休眠晶体管和虚拟电力网络，这就给电力网络综合带来了挑战，需要进行严格的静态和动态IR降分析。
- 它需要唤醒过冲电流控制，以防止电源噪声和可能的数据损坏。
- 由于为大型虚拟电力网络充电所需的时间，它具有更长的唤醒延迟。
- 这增加了STA和功率分析的复杂性，因为单元延迟取决于休眠晶体管上的IR降。这种时序、IR降和功率的相互依赖需要同时分析这三个因素才能准确。
- 它在逻辑和物理综合中施加了特殊的逻辑和物理约束，导致了更复杂的设计方法和流程。
12.5.2 建议--粗粒度 vs 细粒度
- 大多数设计团队都发现细粒度电源门控的面积损失很大。因此，大多数电源门控设计使用粗粒度电源门控风格。在本章的其余部分(和本书)，我们重点介绍粗粒度电源门控。
12.6 功率门控单元
支持功率门控的标准单元库应该包括header和footer电源开关。一系列开关尺寸和强度使各种不同的开关网络设计成为可能。
图12-13显示了footer和header交换的抽象示意图。这里的VSS是交换的VSS，VSSG是常开的VSS。VDD是交换的VDD，VDDG是常开的VDD。
开关单元在物理上由多个并联开关晶体管组成，这些晶体管的大小经过精心调整，以使通断电流比(Ion/Ioff)最大化。
示例footer开关单元的布局如图12-15所示。左侧显示了SLEEPN控制输入端口。全局VSSG轨道必须连接到横跨单元中心的交错触点。切换的虚拟接地轨道VSS出现在底部轨道上，以连接到标准单元接地轨道。顶部的VDD轨道简单地作为标准单元电源轨道布线，通常连接到脚部开关系统中always-on的VDDG供电电网。
通常会提供至少两个或三个开关尺寸或强度的范围，而不是试图制造一个巨大的开关结构。然后，可以使用全局轨道电网和开关轨道电网将这些范围分布在整个设计中，以最大限度地提高相邻开关之间的电流均衡度。
瞬间接通所有这类开关可能会导致供电轨道崩溃--破坏保持状态或共享全局轨道的相邻供电逻辑。
因此，提供了能够支持降低电流接通策略的较小开关。例如，一种实现可以使用小开关来接通被切换的轨道并提供初始充电电流。当轨道达到一定电压时，然后接通较大的开关。
实现阶段处理需要多少开关以及在什么拓扑中。需要详细分析以管理虚拟轨道IR降和上电过冲电流。这些问题将在下一章中更详细地解决。
12.7 电源门控标准单元库
在粗粒度功率门控的情况下，我们使用普通的标准库单元，其中一个关键挑战是处理电源开关上的IR降对这些单元的时序的影响。
如果使用header开关，则标准单元将连接为：
由于IR降是特定于设计和布局的，因此有两种方法可以处理功率门控标准单元时序上的电压降降级：
- 忽略设计时IR降的时序效应和过度限制设计目标频率。在早期综合运行期间，当我们不对设计的低功耗方面进行建模时，这是一种合理的方法。
- 为电源轨设置实际的IR电压降，并使用支持降压的时序库。然后在后端分析中检查基于实例的降压，以确保IR降永远不会超过预期。可以从许多大开关的网络结构开始，并在满意地处理“热点”后将这些开关优化为较弱、泄漏较少的开关。
注意：电源门控设计的设计频率实际上将比没有电源门控的设计频率低5%-10%。过于激进的频率目标只会导致在设计中投入越来越多的电源开关来尝试达到时序收敛。
