AD9371 官方例程 NO-OS 主函数 headless 梳理（一）

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裸机程序配置 AD9528、AD9371、FPGA IP： AD9371 官方例程裸机SW 和 HDL配置概述（一）

裸机程序配置 AD9528、AD9371、FPGA IP： AD9371 官方例程裸机SW 和 HDL配置概述（二）

裸机程序配置 AD9528、AD9371、FPGA IP： AD9371 官方例程裸机SW 和 HDL配置概述（三）

文章目录

前言
一、xilinx platform
二、AD9528
三、CLKGEN IP
四、JESD 链路层初始化
五、ADXCVR 物理层初始化
六、AD9371 初始化步骤
- 6.1 复位
- 6.2 MYKONOS 初始化
- 6.3 检查CLKPLL的锁定状态
- 6.4 执行MCS
- 6.5 初始化ARM处理器、加载ARM二进制文件、读取AD9371 ARM版本
- 6.6 设置RF PLL频率、检查RF PLL锁定状态
- 6.7 设置AD9371 GPIO
- 6.8 设置 RX、Obs 和 SNIFFER 手动增益和 TX 衰减
- 6.9 运行初始化校准，等待初始化校准完成
- 6.10 （可选，例程未使用）使用PA进行初始化外部LOL校准
未完，见下一节

前言

官方例程主函数需要配置和初始化 AD9528、AD9371、FPGA IP，打开DDS 或者通过DMA 搬运发送和接收数据

一、xilinx platform

打开指令和数据 Cache ，初始化 platform（包含 SPI 和 GPIO）

	Xil_ICacheEnable();
	/* Enable the instruction cache. */
	Xil_DCacheEnable();
	
	ret = platform_init();
	if (ret != 0) {
		printf("error: platform_init() failed\n");
		goto error_0;
	}

二、AD9528

通过AD9528复位引脚，复位 AD9528
通过 VCXO REFA outFrequency_Hz[1] ，得到 PLL1 PLL2 output 0-13 和 sysref 各个配置参数，存入 clockAD9528_device
通过 SPI 初始化 AD9528 的 PLL1 PLL2 output 和 sysref

	error = AD9528_resetDevice(clockAD9528_device);
	if (error != ADIERR_OK) {
		printf("AD9528_resetDevice() failed\n");
		error = ADIERR_FAILED;
		goto error_1;
	}

	error = AD9528_initDeviceDataStruct(clockAD9528_device,
					    clockAD9528_device->pll1Settings->vcxo_Frequency_Hz,
					    clockAD9528_device->pll1Settings->refA_Frequency_Hz,
					    clockAD9528_device->outputSettings->outFrequency_Hz[1]);
	if (error != ADIERR_OK) {
		printf("AD9528_initDeviceDataStruct() failed\n");
		error = ADIERR_FAILED;
		goto error_1;
	}

	/* Initialize the AD9528 by writing all SPI registers */
	error = AD9528_initialize(clockAD9528_device);
	if (error != ADIERR_OK)
		printf("WARNING: AD9528_initialize() issues. Possible cause: REF_CLK not connected.\n");

三、CLKGEN IP

通过axi_clkgen_init 赋值给 rx_clkgen 等
通过参考时钟和需要生成目标时钟，得到配置参数，配置到 IP的MMCM中，利用 MMCM 得到所需时钟，详见第二部分

	status = axi_clkgen_init(&rx_clkgen, &rx_clkgen_init);
	status = axi_clkgen_init(&tx_clkgen, &tx_clkgen_init);
	status = axi_clkgen_init(&rx_os_clkgen, &rx_os_clkgen_init);

	status = axi_clkgen_set_rate(rx_clkgen, rx_div40_rate_hz);

	status = axi_clkgen_set_rate(tx_clkgen, tx_div40_rate_hz);

	status = axi_clkgen_set_rate(rx_os_clkgen, rx_os_div40_rate_hz);

利用axi_clkgen_calc_params(clkgen, clkgen->parent_rate, rate, &d, &m, &dout); 计算MMCM中的 M、 D、 O

将 dout ，也就是 O0 写入 MMCM_REG_CLKOUT0_1 和 MMCM_REG_CLKOUT0_2 （0x08 和 0x09，OUT0的DRP地址）
axi_clkgen_calc_clk_params(dout, &low, &high, &edge, &nocount);
axi_clkgen_mmcm_write(clkgen, MMCM_REG_CLKOUT0_1, (high << 6) | low, 0xefff);
axi_clkgen_mmcm_write(clkgen, MMCM_REG_CLKOUT0_2, (edge << 7) | (nocount << 6),0x03ff)

得到的 D 和 M 类似 O0，写入相应的寄存器中

在这里插入图片描述

在这里插入图片描述
参考 XAPP888

四、JESD 链路层初始化

初始化 tx_jesd 、rx_jesd 等，并把 octets_per_multiframe 和 octets_per_frame 配置给IP核，octets_per_multiframe 除以 4，得到 up_cfg_beats_per_multiframe ，在链路层的LMFC中使用

	status = axi_jesd204_rx_init(&rx_jesd, &rx_jesd_init);

	status = axi_jesd204_tx_init(&tx_jesd, &tx_jesd_init);

	status = axi_jesd204_rx_init(&rx_os_jesd, &rx_os_jesd_init);

五、ADXCVR 物理层初始化

初始化 tx_adxcvr、rx_adxcvr 等，配置物理层 sys_clk_sel、 out_clk_sel 、LPM_DFE_N 等参数，通过 adxcvr_clk_set_rate(xcvr, xcvr->lane_rate_khz, xcvr->ref_rate_khz) 计算并配置（通过DRP） QPLL 、CPLL、 t/rx_out_div 和 clk25M ，得到正确的 lane rate

	status = adxcvr_init(&rx_adxcvr, &rx_adxcvr_init);

	status = adxcvr_init(&tx_adxcvr, &tx_adxcvr_init);

	status = adxcvr_init(&rx_os_adxcvr, &rx_os_adxcvr_init);

六、AD9371 初始化步骤

6.1 复位

通过 GPIO 复位 AD9371，为初始化做准备

	 MYKONOS_resetDevice(&mykDevice))

6.2 MYKONOS 初始化

根据有效的 Rx/Tx/ORx/sniffer profiles，配置AD9371的 deserializer 、 Tx1/Tx2 deframer， serializer, Rx1/Rx2 framer, 和 ORx framer，设置 clock PLL 和 digital clocks（MYKONOS_initDigitalClocks），

	 MYKONOS_initialize(&mykDevice))

6.3 检查CLKPLL的锁定状态

调用MYKONOS_checkPllLockStatus并使用用户定义的代码执行CLKPLL的锁定检查

     MYKONOS_checkPllsLockStatus(&mykDevice,&pllLockStatus)

6.4 执行MCS

当使用多个收发器或甚至只有一个收发器时，需要 Tx 和 Rx（obs）JESD204B数据路径之间确定性延迟，所有JESD204B通道同步在一起以满足确定性延迟要求，此功能应在所有收发器初始化后运行。

通过SPI 控制AD9528 发送 SYSREF 脉冲，发送SYSREF脉冲后，再次调用MYKONOS_enableMultichipSync 函数，将enableMcs参数设置为0，读取MCS状态

1 使用Mykonos_Initialize 初始化系统中的所有Mykonos
2 使用enableMcs=1 ，运行 MYKONOS_enableMultichipSync
3 发送至少3个SYSREF脉冲
4 使用enableMcs=0，运行 MYKONOS_enableMultichipSync
5 加载ARM

     MYKONOS_enableMultichipSync(&mykDevice, 1,&mcsStatus)
     AD9528_requestSysref(clockAD9528_device, 1);
     AD9528_requestSysref(clockAD9528_device, 1);
     AD9528_requestSysref(clockAD9528_device, 1);
     MYKONOS_enableMultichipSync(&mykDevice, 0,&mcsStatus)

6.5 初始化ARM处理器、加载ARM二进制文件、读取AD9371 ARM版本

     MYKONOS_initArm(&mykDevice)
     MYKONOS_loadArmFromBinary(&mykDevice,&firmware_Mykonos_M3_bin[0], firmware_Mykonos_M3_bin_len)
     MYKONOS_getArmVersion(&mykDevice, &arm_major, &arm_minor, &arm_release, NULL)

6.6 设置RF PLL频率、检查RF PLL锁定状态

对使用的每个通道设置RF频率

     MYKONOS_setRfPllFrequency(&mykDevice, RX_PLL,
			mykDevice.rx->rxPllLoFrequency_Hz)) 

     MYKONOS_setRfPllFrequency(&mykDevice, TX_PLL,
			mykDevice.tx->txPllLoFrequency_Hz))

     MYKONOS_setRfPllFrequency(&mykDevice, SNIFFER_PLL,
			mykDevice.obsRx->snifferPllLoFrequency_Hz))

     MYKONOS_checkPllsLockStatus(&mykDevice,
			&pllLockStatus)

6.7 设置AD9371 GPIO

根据所需的配置设置GPIO

	 mykGpioErr = MYKONOS_setRx1GainCtrlPin(&mykDevice, 0, 0, 0, 0, 0)
	 mykGpioErr = MYKONOS_setRx2GainCtrlPin(&mykDevice, 0, 0, 0, 0, 0)
	 mykGpioErr = MYKONOS_setTx1AttenCtrlPin(&mykDevice, 0, 0, 0, 0, 0)
	 mykGpioErr = MYKONOS_setTx2AttenCtrlPin(&mykDevice, 0, 0, 0, 0)

	 mykGpioErr = MYKONOS_setupGpio(&mykDevice))

6.8 设置 RX、Obs 和 SNIFFER 手动增益和 TX 衰减

     MYKONOS_setRx1ManualGain(&mykDevice, 255)
     MYKONOS_setObsRxManualGain(&mykDevice, OBS_RX1_TXLO, 255)
     MYKONOS_setObsRxManualGain(&mykDevice, OBS_SNIFFER_A, 255)
     
     MYKONOS_setTx1Attenuation(&mykDevice, 10000);
	 MYKONOS_setTx2Attenuation(&mykDevice, 10000);

6.9 运行初始化校准，等待初始化校准完成

	uint32_t initCalMask = TX_BB_FILTER | ADC_TUNER | TIA_3DB_CORNER | DC_OFFSET |
			       TX_ATTENUATION_DELAY | RX_GAIN_DELAY | FLASH_CAL |
			       PATH_DELAY | TX_LO_LEAKAGE_INTERNAL | TX_QEC_INIT |
			       LOOPBACK_RX_LO_DELAY | LOOPBACK_RX_RX_QEC_INIT |
			       RX_LO_DELAY | RX_QEC_INIT ;
			       
 *  calMask Bit | Calibration
 *  ------------|----------------------
 *       0      | Tx BB Filter
 *       1      | ADC Tuner
 *       2      | TIA 3dB Corner
 *       3      | DC Offset
 *       4      | Tx Attenuation Delay
 *       5      | Rx Gain Delay
 *       6      | Flash Cal
 *       7      | Path Delay
 *       8      | Tx LO Leakage Internal
 *       9      | Tx LO Leakage External
 *       10     | Tx QEC Init
 *       11     | LoopBack Rx LO Delay
 *       12     | LoopBack Rx Rx QEC Init
 *       13     | Rx LO Delay
 *       14     | Rx QEC Init
 *       15     | DPD Init
 *       16     | Tx CLGC (Closed Loop Gain Control)
 *       17     | Tx VSWR Init
 
	 MYKONOS_runInitCals(&mykDevice,
					    (initCalMask & ~TX_LO_LEAKAGE_EXTERNAL)

	 MYKONOS_waitInitCals(&mykDevice, 60000, &errorFlag,
					     &errorCode))

6.10 （可选，例程未使用）使用PA进行初始化外部LOL校准

确保此时PA已启用

	MYKONOS_runInitCals(&mykDevice,TX_LO_LEAKAGE_EXTERNAL)
	MYKONOS_waitInitCals(&mykDevice, 60000, &errorFlag, &errorCode)