２．２ ＡＲＭ 与 ＦＰＧＡ 的接口设计

本 系 统 核 心 采 用 ＡＲＭ 和 ＦＰＧＡ 的 组 合 方 式 ， 在

ＡＲＭ 和 ＦＰＧＡ 之 间 采 用 ３ 片 双 口 ＲＡＭＩＤＴ７２０５ 进 行

２４ｂｉｔ 数据传输 ， 其中 ， ＦＰＧＡ 器件控制 Ａ ／ Ｄ 转换 ， 并将转

换数据按照一定顺序存储到双口 ＲＡＭ 中 ， 当数据存储完

后将中断 ＡＲＭ ， ＡＲＭ 将双口 ＲＡＭ 中的数据进行读取 ，

比使用 ＦＩＦＯ 传输的方案降低了成本 、 提高了数据传输的

吞吐量 。

本系 统 中 ＦＰＧＡ 的设计作用如下 ： 复 位 并 配 置

ＡＤＳ１２７８ 的工作 模 式 ， ＦＰＧＡ 内部设置一个地址加法器

控制将 Ａ ／ Ｄ 转换器的数据写入双口 ＲＡＭ 中 ， 当 双 口

ＲＡＭ 写满 后 ， 大 小 ２４ ＫＢ ， 地址加法器复位 。 ＡＲＭ 与

ＦＰＧＡ 的接口方式 有 很 多 种 ， 如 ＩＩｃ 、 ｓｐｉ 等串行接口或总

线等并行接口 ， 串行接口由于本身的局限性限制了其在大

数据量 、 实时数据的传输的应用 ， 而总线的形式更合理一

些 ， 稳定性较之更好一点 。 但 ＡＲＭ 与 ＦＰＧＡ 通 过 地 址 、

数据 、 控制总线直接连接的方式在大数据传输时会影响系

统的效率 ， 因 此 ， 在 ＡＲＭ 与 ＦＰＧＡ 之 间 采 用 双 口 ＲＡＭ

进行连接的方 式 ， ＡＲＭ 与 ＦＰＧＡ 异 步 工 作 ， 提 供 了 系 统

的效率 。 其接口如图 ３ 所示 。

ＦＰＧＡ 的 控 制 信 号 ＷＲ 、 ＲＤ 、 ｎＲＥＳＥＴ 与 双 口 ＲＡＭ

ＩＤＴ７２０５ 的复位信号 ＲＳ 、 读写信号 ＷＲ 和 ＲＤ 连接 ， 数据

总线 Ｄ０ ～ Ｄ２３ 与双口 ＲＡＭ 的数据总线连接 ， ＦＰＧＡ 通过

内部地址加法器依次将将 Ａ ／ Ｄ 转换器的数据串并转换后

写入双 口 ＲＡＭ 中 。 双 口 ＲＡＭ 的 ＥＦ 、 ＨＦ 信 号 分 别 与

ＰＸＡ２７０ 的 ＧＰＩＯ０ 和 ＧＰＩＯ１ 连接 ， 接受数据写满后产生

的中断 。 ＰＸＡ２７０ 提 供 ６ 个分区的静态存储器 Ｂａｎｋ０ ～

Ｂａｎｋ５ ， 设计将双口 ＲＡＭ 的存储空间映射到 ＰＸＡ２７０ 的

Ｂａｎｋ３ 上 。

３ 驱动程序设计

为了实现 ＡＲＭ 与 ＦＰＧＡ 通过双 口 ＲＡＭ 的 数 据 传