[硬件基础]-555定时器-单稳态多谐振荡器配置

news2024/9/27 12:17:16

555定时器-单稳态多谐振荡器配置

文章目录

555定时器-单稳态多谐振荡器配置
- 1、概述
- 2、单稳态多谐振荡器的内部运行原理
- - 2.1 初始条件
  - 2.2 运行条件

在上一篇文章中，我们了解了555定时器的内部工作原理。在本文中，我们将研究 555 定时器的单稳态操作模式。在此之前，我们应该对什么是单稳态多谐振荡器有一个大概的了解。

1、概述

单稳态多谐振荡器基本上是一种电子设备，在两种可能的逻辑状态（高或低）中仅具有一种稳定状态。当单稳态多谐振荡器被外部触发时，它会在短时间内产生处于“不稳定”状态的单个输出脉冲，然后返回到稳定状态。

我们只需连接一个电阻、一个电容和一个触发开关，就可以轻松地使我们的 555 定时器像单稳态多谐振荡器一样工作，如下图所示。

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图1：555定时器作为单稳态多谐振荡器的原理图

VCC 与阈值 (6) 和放电引脚 (7) 的公共节点之间连接有电阻，公共节点与地之间连接有电容器。电容器两端的电压就像阈值和放电引脚的输入。
外部开关通过上拉网络连接到定时器的触发引脚（2），用于控制定时器的输出。
IC 的复位引脚 (4) 连接到 VCC，以避免操作过程中发生意外复位。
控制电压引脚 (5) 通过一个小电容器接地，以避免不使用时产生噪声。

在 555 定时器的单稳态模式下，也称为“单稳态模式”，当我们通过闭合开关向定时器的触发引脚施加逻辑低电平时，输出变为逻辑高电平并保持特定时间持续时间（T），由外接电阻和电容的值决定。该时间段 T 通过以下关系计算：

$\times RC$

其中 R 的单位为欧姆，C 的单位为法拉。我们可以通过分别增加或减少电阻器和电容器的值来增加或减少该时间段。经过时间段 T 后，输出再次回落至逻辑低电平并等待下一次触发。

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图2：555定时器的单稳模式输出波形

这里有一些重要的事情需要注意。如果在输出脉冲为高电平时在前一个事件期间触发另一个事件，它将不会响应触发。如图 3 所示，我们由于第一个和第三个触发脉冲而获得输出脉冲，但第二个触发脉冲被忽略。

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图3：忽略的触发脉冲

这就是我们如何使 555 定时器发挥单稳态多谐振荡器的作用。但幕后到底发生了什么？我们将在本文的下一部分中讨论这一点，如果您还没有阅读我们之前的文章[硬件基础]-快速了解555定时器，我们强烈建议您在继续之前先阅读一下。

2、单稳态多谐振荡器的内部运行原理

2.1 初始条件

最初，开关打开，因此触发引脚被上拉至 VCC，并且通过将逻辑低电平施加到 555 定时器的外部复位引脚（不是触发器的输入 RESET）来复位触发器。这将触发器的初始输出 Q 设置为逻辑低电平，将 $\overline Q$ 设置为逻辑高电平。由于输出驱动电路是连接到触发器 $\overline Q$ 输出的反相电路，因此我们得到555定时器IC的最终输出为逻辑低电平。

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图 4：电容器通过晶体管接地

当我们谈论操作时，电容器在这里起着极其重要的作用。从图中可以看出，外部电容连接到放电晶体管的集电极，并通过外部电阻连接到VCC。因此，最初当 $\overline Q$ 为逻辑高电平时，放电晶体管打开，并将电容器接地。现在，电容器有两条路径可供选择，并且它始终会选择可用路径中电阻最小的路径。在这种情况下，最小电阻路径是通过放电晶体管通向地面，因此电容器将持续放电。

电容器电压作为 555 定时器阈值引脚的输入，该引脚进入上比较器。因此比较器的初始输出，或者也可以说触发器的初始输入在输入引脚S和R上都是逻辑低电平，这是触发器的存储状态。

2.2 运行条件

当我们通过短时间闭合开关在触发引脚上施加逻辑低电平时，操作开始。由于触发引脚是下部比较器的输入，因此比较器的输出变为逻辑高电平，因为比较器的非反相输入上的电压将变得高于比较器的反相引脚。这会将触发器的输出 Q 设置为逻辑高电平，将 $\overline Q$ 设置为逻辑低电平。 $\overline Q$ 输出反转，我们得到逻辑高电平作为 555 定时器 IC 的输出。