为了理解子模块的灰盒表示，首先考虑图16-1所示的完整网表表示。该图显示了输入和输出包装器链、核心扫描链以及包装器链内外的组合逻辑。在为该子模块执行扫描插入、故障统计和模式创建之后，您将创建子模块的灰色框表示，如图16-2所示。

图16-2是图16-1所示子模块的灰盒表示。注意，灰盒仅包含主输入/输出、包装链和包装链外部的组合逻辑（即，主输入或输出与最近连接的触发器之间的任何组合逻辑）。

1.定义外部模式中使用的时钟引脚（使用add_clocks命令）。

2.约束将电路置于外部模式的测试控制引脚（使用add_input_constrats命令）。

3.定义包装链（使用add_scan_chains命令）。

4.使用测试程序文件将电路置于外部模式。该测试程序文件应执行以下操作：

o定义外部模式的测试设置程序，以强制启用信号路径的主输入到包装单元。

o定义移位和加载卸载程序，以强制包装链扫描启用信号，并切换外部模式的移位时钟。可能还需要其他类型的扫描和时钟程序（如主观察或阴影观察）和非扫描程序（如捕获），以确保电路在外部模式下正确运行。

5.使用analyze_graybox命令标识灰盒逻辑。该命令还显示一个摘要，以指示分析所识别的组合逻辑门和顺序逻辑门。该工具通过设置其“in_graybox”属性来标记已识别的灰盒实例。通过使用set_attribute_value命令启用/禁用此属性，还可以在灰箱网表中包含其他实例（或从灰箱网列表中排除特定实例）。灰盒分析通过从所有主输出引脚和包装链向后追踪来执行识别。然而，芯链的扫描输出引脚被排除在反向跟踪之外。由于核心链不是用add_scan_chains命令定义的，因此可以通过使用set_attribute_value命令设置扫描引脚的ignore_for_graybox属性来实现这一点。

6.“write_design-graybox”命令将写出用in_graybox属性标记的所有实例。该工具取消了灰箱网表中包含的所有模块（顶部模块除外），保留未验证模块的接口（端口声明）。

# Define clock pins used for external mode

: add_clocks 0 NX2

: add_clocks 0 NX1

:

:# Set up for external mode

:# Hold output wrapper chain scan enable active

: add_input_constraints sen_out -C1

:

:# Define wrapper chains

: add_scan_groups grp1 external_mode.testproc

: add_scan_chains wrapper_chain1 grp1 scan_in1 scan_out1

: add_scan_chains wrapper_chain2 grp1 scan_in2 scan_out2

:

:# Ignore core chains scan_out pins for graybox analysis to exclude the

:# logic intended for internal test mode

: set_attribute_value scan_out3 –name ignore_for_graybox –value true

: set_attribute_value scan_out4 –name ignore_for_graybox –value true

:

: set_system_mode analysis

# Identify graybox logic

analyze_graybox -collect_reporting_data

report_graybox_statistics -top 10

# NOTE: At this point, you can use the set_attribute_value command with

# the in_graybox attribute to include/exclude specific instances into/from

# graybox netlist.

# Write graybox netlist

write_design –graybox –output_file graybox.v -replace

Graybox Netlist Generation for EDT Logic Inserted Blocks

还可以为其扫描链由EDT逻辑驱动的块生成灰箱网表。 下面是一个示例dofile，用于为其包装器链扫描I/O端口直接通过包装器外部端口访问的块生成灰箱网表，绕过EDT逻辑。

当使用“set_wrapper_chains-wrapper_extest_ports”命令插入包装链时，Tessent Scan会将这些端口插入到块中。通过将全局信号wrapper_extest约束为逻辑1来激活包装器外部端口。通过在执行灰盒分析之前使用ignore_for_graybox属性标记EDT通道输出，EDT逻辑和随后的核心逻辑被排除在灰盒网表之外。

# Define clocks

add_clocks 0 clk

# Set up for external mode

# Enable access to wrapper chain extest ports and

# hold output wrapper chain scan enable active

add_input_constraints wrapper_extest -C1

add_input_constraints scan_en_out -C1

# Define wrapper chains

add_scan_groups grp1 cpu_block1_extest.testproc

add_scan_chains chain1 grp1 scan_in1 scan_out2

add_scan_chains chain2 grp1 scan_in3 scan_out4

add_scan_chains chain3 grp1 scan_in5 scan_out6

add_scan_chains chain4 grp1 scan_in7 scan_out8

# Ignore all EDT channel outputs to exclude EDT logic and core chains

# from the graybox netlist.

set_attribute_value edt_channels_out1 -name ignore_for_graybox -value true

set_attribute_value edt_channels_out2 -name ignore_for_graybox -value true

set_attribute_value edt_channels_out3 -name ignore_for_graybox -value true

set_attribute_value edt_channels_out4 -name ignore_for_graybox -value true

# DRC

set_system_mode analysis

# Identify graybox logic

analyze_graybox

# Write graybox netlist

write_design -graybox -output_file graybox.v

在下面的示例中，块没有专用的包装器外部端口，因此扫描I/O端口仅在外部期间通过EDT逻辑访问。EDT逻辑的设置被跳过以简化DRC过程，因为在相同的工具运行中不会生成pattern。

EDT逻辑的插入方式使得通道I/O引脚的排他子集仅用于包装链。这允许通过使用ignore_for_graybox属性标记核心链EDT通道输出，从灰箱网表中排除核心逻辑。如果分配给包装器链的信道输出上的sequential pipeline stages的深度小于2，则灰箱分析可以识别对外部敏感的EDT逻辑。然而，在本示例中，EDT块被指定为保留实例，以将其完全包含在灰箱网表中。

# Define clocks

add_clocks 0 clk

# No EDT setup

set_edt_options off

# Set up for external mode

add_input_constraints seno C1

# Define wrapper chains

add_scan_groups grp1 setup.testproc

add_scan_chains -internal chain1 grp1 \

/edt_block_i/edt_scan_in[0]/edt_block_i/edt_scan_out[0]

add_scan_chains -internal chain2 grp1 \

/edt_block_i/edt_scan_in[1] /edt_block_i/edt_scan_out[1]

# Ignore EDT channel outputs that access core logic in graybox analysis

set_attribute_value edt_channels_out3 -name ignore_for_graybox -value true

set_attribute_value edt_channels_out4 -name ignore_for_graybox -value true

# DRC

set_system_mode analysis

# Identify graybox logic

analyze_graybox -preserve_instances edt_block_i

# Write graybox netlist

write_design -graybox -output_file graybox.v

EDT逻辑也可以包含在灰箱网表中，而无需显式使用-preserve_instances开关。EDT Finder可以识别EDT逻辑中对外部敏感的部分，并自动将其添加为灰盒分析的保留实例。这也允许

通道I/O引脚上的任何顺序流水线级都将包含在灰箱网表中。以下示例dofile显示了在灰箱分析中使用EDT取景器的典型设置。为核心链分配的EDT通道引脚被限制/屏蔽，以便EDT查找器忽略。然而，当为包装和核心链插入单独的EDT块时，这通常是有效的。

# Define clocks

add_clocks 0 clk

# Set up for external mode

add_input_constraints seno C1

# EDT Finder is on by default

# Ignore EDT channels that are used for core logic

add_clocks 0 edt_clock

add_input_constraints edt_clock C0

add_input_constraints edt_channels_in2

-C0

add_output_masks edt_channels_out2

# Define EDT block and all chains

add_edt_blocks edt_block

set_edt_options -channels 2 -longest_chain_range

4 28

set_edt_pins input_channel 1 edt_channels_in1

-pipeline_stages 4

set_edt_pins input_channel 2 edt_channels_in2

-pipeline_stages 4

set_edt_pins output_channel 1 edt_channels_out1

-pipeline_stages 3

set_edt_pins output_channel 2 edt_channels_out2

-pipeline_stages 3

add_scan_groups grp1 setup.testproc

add_scan_chains -internal chain1

grp1 /edt_block_i/edt_scan_in[0] \ /edt_block_i/edt_scan_out[0]

add_scan_chains -internal chain2

grp1 /edt_block_i/edt_scan_in[1] \ /edt_block_i/edt_scan_out[1]

add_scan_chains -internal chain3

grp1 /edt_block_i/edt_scan_in[3] \ /edt_block_i/edt_scan_out[3]

add_scan_chains -internal chain4

grp1 /edt_block_i/edt_scan_in[4] \ /edt_block_i/edt_scan_out[4]

# Ignore EDT channel outputs that access core logic in graybox analysis

set_attribute_value edt_channels_out3

-name ignore_for_graybox -value true

set_attribute_value edt_channels_out4

-name ignore_for_graybox -value true

# DRC

set_system_mode analysis

# Identify graybox logic

analyze_graybox

# Write graybox netlist

write_design -graybox -output_file

graybox.v

Tessent On-Chip Clock Controller

在现代设计中，片上时钟控制（OCC）电路通常用于在测试期间管理时钟。这种时钟控制器可以在ATPG过程的控制下生成低速或高速时钟序列。Tessent OCC是创建的时钟控制器的一种实现

由Tessand Shell提供，其设计满足ATPG, Logic BIST, EDT, and Low Pin Count Test.。

Tessent OCC Overview

使用Tessent Shell，可以生成Tessent OCC并将其插入到设计中。配置OCC以在ATPG控制下生成可编程时钟脉冲。此外，可以将TK/LBIST混合控制器连接到Tessent OCC，该OCC具有捕获启用触发和外部时钟控制功能。 在这种情况下，Tessent OCC用于确保满足以下要求：

•ATPG对每个时钟域进行独立控制，以提高覆盖率，减少pattern计数，并在用户干预最少的情况下实现安全计时。

•在捕获期间，根据每个pattern提供正确数量的时钟脉冲。

•在移位和捕获时钟之间进行正确切换。

•在捕获期间启用慢速或快速时钟，以应用慢速和高速模式。

•在包芯内生成的扫描可编程时钟波形是在芯层生成pattern的理想选择。这些pattern可以重新定位到顶层并合并，以同时测试多个内核，而不会在每个内核内控制时钟的方式上发生冲突。

You can use the Tessent OCC with the following:

• OCC Tessent Core Description-based automation for ATPG

• TK/LBIST Hybrid Controller

Primary OCC Functions

典型的片上时钟控制器有三个主要功能：control clock selection, clock chopping control, and clock gating

•时钟选择

o选择使用的始终捕获或始终脉冲时钟。

o根据频率、测试类型和其他标准选择时钟。

•Clock Chopping Control

o扫描可编程移位寄存器控制时钟脉冲抑制。

o为时钟门控创建启用信号。

•Clock Gating

oGates clock based upon clock chopping enable signal

默认情况下，Tessent OCC包含一个内部时钟门控器。此选项可以在生成步骤中禁用。当设计已经包含时钟门控器时，可以用时钟使能信号生成Tessent OCC。 当使用具有时钟启用功能的Tessent OCC时，该工具检测OCC控制的时钟门控单元。此过程是自动的，不需要用户输入。为了能够正确检测OCC控制的时钟门控单元，需要在单元库中使用适当的模拟功能对单元进行适当建模。