Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。

Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是很严格，代码更加简洁，更容易上手。

Verilog 不仅定义了语法，还对语法结构都定义了清晰的仿真语义。因此，Verilog 编写的数字模型就能够使用 Verilog 仿真器进行验证。

今天要为大家分享的资料是**《Verilog数字系统设计教程》**，对于刚接触Verilog的朋友会有所帮助。快来看看吧~ 如有侵权，请联系删除哦~

不管是什么语言，如果大家都用同一套的代码风格，那么交流起来就非常方便。除此之外，好的代码风格，还能让你的工作变得轻松一些。

强调 Verilog 代码编写规范，经常是一个不太受欢迎的话题，但却是非常有必要的。每个代码编写者都有自己的编写习惯，而且都喜欢按照自己的习惯去编写代码。与自己编写风格相近的代码，阅读起来容易接受和理解。相反的和自己编写风格差別较大的代码，阅读和接受起来就困难一些。

曾有编程大师总结说过，一个优秀的程序员，能维护的代码长度大约在1万行。代码的整洁程度，很大程度上影响着代码的维护难度。遵循代码编写规范书写的代码，很容易阅读、理解、维护、修改、跟踪调试、整理文档。相反代码编写风格随意的代码，通常晦涩、凌乱，会给开发者本人的调试、修改工作常来困难，也会给合作者常来很大带来很大麻烦。

1. Verilog数字设计基础

这一部分开始主要讲解了一些关于Verillog的通识，到后面每一章类似于许多编程书一样介绍Verilog的基础语法。

对还未接触过Verilog的朋友们可以好好阅读一下这部分的第一章内容来对硬件描述语言有一个感性的认识，知道芯片是怎么从代码的角度设计出来的。而对于语法方面的学习，我感觉每个人都有适合自己的方法，我会在本文的第二部分分享一下我自己的心得体会。

2. Verilog数字系统设计和验证

在有了一些语法基础之后，这一部分作者就开始从浅入深向大家提供一些设计方法了，从简单的逻辑门以及存储单元，逻辑运算单元，状态机（这很重要！），再到后面能够执行RISC指令的CPU。

如果在第一章有个较好的基础，而且幸运地，学校里又会提供相关的EDA工具使用，那么完成这一章的学习和实践之后，我感觉对于初学者来说对Verilog的理解和使用会有一个突飞猛进的提升。

除此之外，这一部分还有一章讨论阻塞赋值和非阻塞赋值的区别，这在当时也是我应聘时会经常会考察的地方了，而且对设计也是十分重要！

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