VHDL完整的、可综合的程序结构,必须包含实体和结构体两个最基本的语言结构。

           具体取名由设计者自定,由于实体名实际上表达的是该设计电路的器件名,所以最好根据相应电路的功能来确定，

        标识符命名规则：

（1）标识符主要由字母、数字以及下划线组成

（2）第一个字符必须是英文字母

（3）最后一个字符不能是下划线

（4）在标识符中不允许出现两个连续的下划线

（5）短标识符不区分大小写

（6）VHDL中的保留字不能作为一般的标识符使用

         

        描述电路的端口及其端口信号必须用端口语句 PORT()引导，并在语句结尾处加分号“；”。端口信号名，由设计者自己确定。 同样应遵守标识符命名规则。

数据类型：

        BIT数据类型定义：   TYPE BIT IS('0','1');

        STD_LOGIC数据类型定义：TYPE STD_LOGIC IS ('U','X','0','1','Z','W','L','H','-');

         （STD_LOGIC数据类型在STD_LOGIC_1164程序包中定义）

 

 

        y<=a表示输入端口的数据向输出端口y传输；但也可以解释为信号a向信号y赋值.