根据该采集模块的采样率及分辨率指标，在 TI 及 ADI 公司官网以采样率

3.2GSPS 或 6.4GSPS 及分辨率 12bits 为关键信息筛选出两款 ADC 芯片，分别为

ADC12D1600 、 ADC12DJ3200 。 ADC12D1600 最高采样率为 3.2GSPS ，分辨率为

12bits ， ADC12DJ3200 最高采样率为 6.4GSPS ，分辨率为 12bits 。其中 ADC12D1600

在时间交替采样的情况下也能达到 6.4GSPS 的采样率，因此 ADC12D1600 及

ADC12DJ3200 在采样率及分辨率上都能满足采集模块的指标要求。下文将讨论这

两款芯片实现 6.4GSPS 数据采集的方案。

ADC12D1600 内部集成了两个 ADC 内核，有两种工作模式，一个是单沿采样

模式，另一个是双沿采样模式 [14] 。单沿采样模式时，两个 ADC 内核在时钟上升沿

分别采样对应通道输入信号，最高采样率为 1.6GSPS ；双沿采样模式时，两个 ADC

内核分别在时钟上升沿及下降沿采样采样同一通道输入信号，最高采样率为

3.2GSPS 。 ADC12D1600 的数据输出采用 LVDS 并行接口，一位数据位采用一对

LVDS 差分线，则 ADC12D1600 需要 12 对数据线。 LVDS 并行接口还需要同步时

钟信号，即一对时钟差分线用于 FPGA 内部同步接收并处理采样数据。采用

ADC12D1600 实现 6.4GSPS 采样的方案如图 2-2 所示，模拟信号经前端电路一分

为二送入两片 ADC 的输入端， ADC 工作在双沿采样模式，则两块 ADC 的采样时

钟均为 1.6GHz ，且两块 ADC 的时钟相位差为 90 °，然后将采样数据经 LVDS 并

行接口传输至后端按照采样时钟顺序重组数据，完成 6.4GSPS 、 12bits 数据采样。

ADC12DJ3200 芯片内部集成了三个 ADC 内核，分别称为 ADC A 、 ADC B 及

ADC C ， ADC C 通常用于后端误差校正模式时周期性地代替 ADC A 或者 ADC B

工作以保证正常采集 [15] 。因此，同 ADC12D1600 一样， ADC12DJ3200 也有两种工

作模式，当其工作在双沿采样（单通道）模式的时候便能实现最高 6.4GSPS 的采

样。 ADC12DJ3200 采用 JESD204B 数据输出接口以应对数据速率的提升。

JESD204B 采用 CDR 技术（ Clock Data Recovery ，时钟数据恢复）从数据中恢复时

钟，因此没有时钟线，仅有数据线。 ADC12DJ3200 最多有 16 条数据传输通道，

当工作在单通道模式时，可选择 8 通道或者 16 通道。由于没有同步时钟信号，

JESD204B 子类 1 通过系统参考时钟及同步信号实现同步功能。因此，对采用

JESD204B 子类 1 实现采样数据传输的采集模块，其时钟电路不仅需要提供 ADC

及 FPGA 的工作时钟用于完成数据采样，解串及恢复，而且需要提供系统参考时

钟用于产生衍生时钟，与同步信号一起完成链路建立及同步。图 2-3 为采用

ADC12DJ3200 实现 6.4GSPS 采样的方案。

LMH5401 输出和 LMH6401 输入之间的接口具有 1.61dB 的电压损耗，则在 LMH6401

内部 10  电阻之前输出的电压增益范围为 -1.61dB 至 30.39dB 。由于输入端损耗为

6dB ，则输入端电压增益范围为 -7.61dB 至 24.39dB ，满足 0dB 至 18dB 增益要求。

2.3 高速采样时钟方案

2.3.1 JESD204B 时钟

数据采集模块的性能受 ADC 芯片性能影响，而 ADC 芯片性能又受时钟信号

质量影响，因此提高时钟信号质量至关重要。上文 ADC 芯片选型部分已在采集方

案实现上体现出两种数据接口的主要不同之处——时钟。采用 LVDS 并行传输方

式的采集系统，其高频采样时钟不仅会送入采集内部电路用于驱动 ADC 进行数据

采集，而且会经过 ADC 内部电路产生与采集数据同步的时钟信号一并送入 FPGA ，

FPGA 内部的数据接收、处理采用的主时钟正是该同步时钟。不同于 LVDS 并行传

输方式的采集系统，采用 JESD204B 串行传输方式的采集系统要求既有送入 ADC

端的设备时钟还有送入 FPGA 端的设备时钟，这两个时钟频率可以不同但需要保

证同源。除了上述两种设备时钟， JESD204B 标准还需要用于同步的时钟等信号。

JESD204B 子类 1 要求 ADC 及 FPGA 两端都要有系统参考 SYSREF ，以及一个

SYNC 信号用于 ADC 端与 FPGA 端的链路同步。一般 JESD204B 子类 1 的时钟仅

需设备时钟及系统参考，但是受 FPGA 型号及 JESD204B 链路的速度影响， FPGA

端有时还需要使用全局时钟。

ADC12DJ3200 的数据传输接口采用的是 JESD204B 子类 1 ，图 2-6 给出了典

型的 JESD204B 子类 1 时钟系统，其中包括设备时钟（ DCLK ），系统参考（

SYSREF ）

帧时钟 FC （ Frame Clock ， FC ），本地多帧时钟 LMFC （ Local Multi-Frame Clock ，

LMFC ）以及全局时钟 glbclk 。

送入 ADC 端的设备时钟（ DCLK A ）又称为采样时钟，用于 ADC 采样；送入

FPGA 端的设备时钟（ DCLK B ）又称为参考时钟（ refclk ），用作 JESD204B 协议

的物理层—— GTP/GTX/GTH 串行高速收发器正常工作的参考时钟，该参考时钟频

率由串行线速率（ Serial Line Rate ）确定，同一串行线速率下有多个值可供选择。

串行线速率指的是 JESD204B 各通道的数据传输速率，公式（

2-5 ）是计算该值的 通用方法。

其中， M 表示链路上转换器的数量， N’ 表示单个样本内信息位的数量，包括样本

分辨率、控制位和结束位， Fclk 表示器件或采样时钟， L 表示通道数， 10/8 表示

8b/10b 编码的链路开销。对于本文采用的 ADC12DJ3200 器件，其串行线速率既可