F1 系统架构

4 个主动单元 + 4 个被动单元

主动单元	被动单元
Cortex M3 内核 DCode 总线 (D-Bus)	内部 FLASH
Cortex M3 内核系统总线 (S-Bus)	内部 SRAM
通用 DMA1	FSMC
通用 DMA2	AHB 到 APB 的桥, 它连接的所有 APB 外设

• AHB (Advance High-performance Bus): 高级高性能总线
• APB (Advance Peripheral Bus): 高级外围总线

ICode 总线直接连接 Flash 接口, 不需要经过总线矩阵.

总线时钟频率:

• AHB: 72 MHz (Max)
• APB1: 36 MHz (Max)
• APB2: 72 MHz (Max)

F4 系统架构

8 个主控总线 + 7 个被控总线

主控总线	被控总线
Cortex M4 内核 I 总线	内部 FLASH Icode 总线
Cortex M4 内核 D 总线	内部 FLASH Dcode 总线
Cortex M4 内核 S 总线	主要内部 SRAM1 (112 KB)
DMA1 存储总线	辅助内部 SRAM2 (16 KB)
DMA2 存储总线	辅助内部 SRAM3 (64 KB)
DMA2 外设总线	AHB1 外设 (包括 AHB-APB)
以太网 DMA 总线	AHB2 外设
USB OTG HS DMA 总线	FSMC

CCM RAM: 只能存数据, 优点访问速度快, 缺点不支持 DMA.

总线时钟频率:

• AHB1/2: 168/180 MHz (Max)
• APB1: 42/45 MHz (Max)
• APB2: 84/90 MHz (Max)

F7 系统架构

主系统架构:

• 1 个 AXI 转 AHB 总线桥
  • 1 个链接到内嵌 FLASH 的 AXI 转 64 位 AHB 总线桥
  • 3 个连接到 AHB 总线矩阵的 AXI 转 32 位 AHB 总线桥
• 1 个 AHB 总线举证
  • 12 个总线主控器
  • 8 个总线从控制器

多重 AHB 总线矩阵

12 个总线主控器 + 8 个总线从控制器

总线主控器	总线从控制器
3 * 32 位 AHB 总线	AHB 总线上的内嵌 Flash
连接到内嵌 Flash 的 64 位 AHB 总线	Cortex M7 AHBS 从接口 (仅用于 DTCM RAM 的 DMA 数据传输)
AHBP 总线	主 SRAM1 (240KB)
DMA1 存储器总线	辅助 SRAM2 (16KB)
DMA2 存储器总线	AHB1 外设 (包括 AHB-APB 总线桥和 APB 外设)
DMA2 外设总线	AHB2 外设 (包括 AHB-APB 总线桥和 APB 外设)
以太网 DMA 总线	FMC
USB OTG HS DMA 总线	QUAD SPI
LCD 控制器 DMA 总线
DMA2D 存储总线

DTCM RAM: 即可存放数据, 也可存放指令.

ITCM RAM: 支持 CPU 时钟速度访问, 0 个等待周期.

总线时钟频率:

• AHB1/2: 216 MHz (Max)
• APB1: 54 MHz (Max)
• APB2: 108 MHz (Max)

H7 系统架构

主系统结构:

• 一个 AXI 总线矩阵

• 两个 AHB 总线矩阵

  • D2 域的 AHB 总线矩阵
  • D3 域的 AHB 总线矩阵

• 总线桥

• 域间总线

• ITCM: 存放程序

• DTCM: 存放数据

总线时钟频率:

• AHB1/2/3/4: 240 MHz (Max)
• APB1/2/3/4: 120 MHz (Max)

出处: 笔记摘自正点原子