FPGA 15 ，Xilinx Vivado 的基本使用，使用 Vivado 点亮LED灯，具体实现（使用赛灵思 Vivado编写 Verilog 代码）

news2025/2/5 15:44:42

我们都知道 Xilinx Vivado 是一款强大的 FPGA 集成开发环境，支持从设计输入、综合、实现到仿真的全流程。它兼容 Verilog 和 VHDL 等硬件描述语言，具备高层次综合功能，能有效提升复杂数字系统的设计效率和性能优化。这里来分享记录， Vivado 的主要功能，并提供一些基本的操作指南，帮助我们开始使用 Vivado 进行 FPGA 设计。

一. 设置常用

1. 主页的侧边栏

2. 左边设置图标

编辑

3. 右边设置图标

二. 运行综合

1. 点击运行

2. 确定运行

3. 打开综合

4. 右侧选择

5. 绑定引脚

6. 布局布线

7. 连接硬件

前言

我们都知道 Xilinx Vivado 是一款强大的 FPGA 集成开发环境，支持从设计输入、综合、实现到仿真的全流程。它兼容 Verilog 和 VHDL 等硬件描述语言，具备高层次综合功能，能有效提升复杂数字系统的设计效率和性能优化。这里来分享记录， Vivado 的主要功能，并提供一些基本的操作指南，帮助我们开始使用 Vivado 进行 FPGA 设计。

一. 设置常用

1. 主页的侧边栏

这里是主页左侧目录，请看

这里的测目录，分别表示（翻译）：

项目管理器 (PROJECT MANAGER)
        设置 (Settings)
        添加源码 (Add Sources)
        语言模板 (Language Templates)
        IP 目录 (IP Catalog)

IP 集成器 (IP INTEGRATOR)
        创建块设计 (Create Block Design)
        打开块设计 (Open Block Design)
        生成块设计 (Generate Block Design)

仿真 (SIMULATION)
        运行仿真 (Run Simulation)

RTL 分析 (RTL ANALYSIS)
        打开详细设计 (Open Elaborated Design)

合成 (SYNTHESIS)
        运行合成 (Run Synthesis)
        打开综合设计 (Open Synthesized Design)

实现 (IMPLEMENTATION)
        运行实现 (Run Implementation)
        打开实现设计 (Open Implemented Design)

程序和调试 (PROGRAM AND DEBUG)
        生成位流 (Generate Bitstream)
        打开硬件管理器 (Open Hardware Manager)

2. 左边设置图标

这里点击顶部设置图标（这是全局的设置图标按键）

弹出各种选项内容

这里分别表示（翻译）：

设置

左边表示>>

项目设置

一般
模拟
细化
合成
实现
位流
IP

工具设置

项目
IP 默认值
XHub 存储库
源文件
显示
WebTalk
帮助
文本编辑器
第三方仿真器
颜色
选择规则
快捷键
策略
窗口行为

右边表示>>

文本编辑器选择要使用的文本编辑器。

当前编辑器：Vivado 文本编辑器 (默认)

Vivado 编辑器常规设置

执行代码折叠
粘贴文本时缩进
使用行注释时跳过空白行
使用 'Alt' 键进行列选择（默认为 'Ctrl'）
编辑时同步拆分视图
自动打开编辑器并显示模拟中断位置
将一个打开的编辑器带到前面，并在模拟中断时显示其位置
允许的最大撤销操作数：200 (默认)
列表中最近查找的数量：20

Vivado 编辑器显示设置

在文本编辑器中显示文件路径
显示行号
显示所选单词的匹配项

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