下图展示了
Vivado Design Suite
中包含的各种设计步骤以及特性。您可以通过赛灵思
Documentation
Navigator“Design Hub View”
访问该图的互动版，单击每个步骤将链接至相关资源。
理解
UltraFast
设计方法概念
在设计开始初期就采取正确方法非常重要，此外还应该尽早仔细关注设计目标，包括
RTL
、时钟、引脚，以及
PCB
规
划。在每个设计阶段对设计进行正确定义并验证，有助于减少后续实现阶段的时序收敛、布线收敛和功耗问题。
在开发周期的早期最大化影响力
如下图所示，设计流程早期阶段 （
C
、
C++
和
RTL
综合）对设计性能、密度和功耗的影响要远远高于后续实现阶段。
所以，如果设计没有满足时序目标要求，那么赛灵思建议您重新分析综合阶段，包括
HDL
和约束，而不建议您只是在
实现阶段通过尝试设计反复来寻找解决方案。
在每一个设计阶段进行验证
UltraFast
设计方法重点强调监测设计预算的重要性，包括占位区域、功耗、时序，并在早期阶段采取如下措施修正设计：
•
通过赛灵思模板创建最佳
RTL
结构，并在综合前采用
DRC
法验证您的
RTL
。
由于
Vivado
工具从头到尾整个过程使用时序驱动的算法，因此设计从设计流程一开始就要得到正确的约束。
•
在综合后开展时序分析。
要指定正确的时序，您必须分析设计中每个主时钟及有关生成时钟之间的关系。在
Vivado
工具中，每对有数据交
互的时钟都需要做时序约束，除非明确声明为异步时钟域或伪路径。
•
在开展下一个设计阶段前采用正确的约束满足时序要求。
采纳以下建议并配合使用
Vivado Design Suite
的交互分析环境可以加速整个时序与实现收敛。
提示：
您还可通过结合上述方法以及本指南中的
HDL
设计指南进一步加速收敛过程
如能够通过正时序裕度
(positive margin)
或相对较小的负时序裕度
(negative margin)
满足设计目标，那么综合部分可
视为完成。例如，如果综合后未能满足时序要求，那么布局布线结果也不太可能满足时序要求。然而，即便时序得不
到满足，您仍然可以继续开展流程其余部分。如果实现工具能为失效的路径分配最佳资源，则可能能够收敛时序。此
外，依照流程进行工作能够提供对负时序裕量
(negative timing slack)
的理解，这有助于您确定用于提升综合后最差负
时序裕量
(WNS)
的工作量。您在返回综合阶段改进
HDL
和约束时能够使用该信息。
利用快速验证的优势
本指南还介绍了如下系统架构和微架构各个具体方面的快速验证概念。
°
在系统设计环境下，
I/O
带宽进行系统内验证，这一步甚至在实现整个设计之前就要进行。验证
I/O
带宽凸显
了在
I/O
最终确定之前可能需要修改系统架构和接口选择。如需了解更多信息，请参阅
第
2
章中的
“
接口带宽
验证
”
。
°
作为设计实现的组成部分，设计基准
(baselining)
用来写入最简单的约束集，从而能够明确内部器件的时序挑
战。在进入实现阶段前，基准能够明确是否需要修改
RTL
微架构选择。如需了解更多信息，请参阅
第
5
章中
的
“
设计基准
(baseline)”
。
使用
Vivado Design Suite
Vivado Design Suite
具有灵活的使用模式，从而可支持各种开发流程和不同的设计类型。如欲了解如何使用
Vivado
Design Suite
其中特性的信息，请参阅 《
Vivado Design Suite
用户指南：设计流程简介》
(UG892)
[
参照
8]
以及其他
Vivado Design Suite
文档。
采用版本控制系统管理
Vivado Design Suite
源
大部分设计团队都采用市场上现有的版本控制系统来管理自身设计源与设计成果。
Vivado Design Suite
能够针对管理
设计与
IP
数据提供各种使用模式。如需了解更多解通过版本控制系统使用
Vivado
工具的信息，请参阅 《
Vivado
Design Suite
用户指南：设计流程简介》
(UG892)
[
参照
8]
中的
链接
。
升级到新发布的
Vivado Design Suite
版本
新发布的
Vivado Design Suite
版本通常包含对赛灵思
IP
的更新。请仔细考虑您是否希望更新您的
IP
，因为更新可能产
生设计变更。此外，您在使用由旧版本设置的
IP
开展工作时必须遵循特定的规则。如需了解更多信息，请参阅
《
Vivado Design Suite
用户指南：采用
IP
进行设计》
(UG896)
[
参照
12]
中的
链接
。
访问其他技术文档和培训资料
本指南对
Vivado Design Suite
内的文档信息进行了补充，包括用户指南、参考指南、教程以及
QuickTake
视频。赛灵
思
Documentation Navigator (DocNav)
提供了访问
Vivado Design Suite
文档和支持资源的渠道，您可以通过筛选或者
搜索找到相应的信息。打开
DocNav
的方法：
•
在
Vivado IDE
中，单击
“Help > Documentation and Tutorials”
。
•
在
Windows
中，单击
“Start > All Programs > Xilinx Design Tools > DocNav”
。
•
在
Linux
命令提示中输入
docnav
。
赛灵思设计中心 （
Xilinx Design Hubs
）提供了根据设计任务和其他话题整理的文档链接，您可以使用链接了解关键概
念以及常见问题解答。访问设计中心：
•
在
DocNav
中，单击
“Design Hubs View”
视图。
•
在赛灵思网站上，查看
设计中心
页面。
提示：
单击窗口或对话框中的
“Quick Help”
按钮
就能迅速访问
Vivado IDE
不同部分的相关信息。如需了解有更多
关
Tcl
命令的信息，请在
Tcl
控制台中输入命令时加上
-help
后缀。
