随着核心电源网络的电压裕度持续降低，端到端电源完整性建模变得愈发困难，究其原因，是作为系统设计者，我们通常无法得知供应商提供的芯片die模型（die model）的准确性。

        通过一个案例对该问题进行研究，供应商为ASIC上的DDR4 PHY接口提供的VDDQ电源纹波设计规格如下：

        ≤30mV（>Fclk = 1.2GHz）

        ≤150mV（≤Fclk = 1.2GHz）

        供应商提供的DDR4 PHY VDDQ电源网络的die模型具有如下参数：

        Cdie = 3.29nF

        Rdie = 4.23 mOhm

        我们无法得知所提供的die参数的准确性，但是，仍然对这一参数持怀疑态度，因为，该电源网络将为包含72个信号端口的DDR4控制器供电，而相比之下，查看一款具备16个信号端口的DDR存储器芯片的IBIS文档，通过比较两者在per DQ/DQS/DM Cdie的差异，后者居然是前者的10倍，这更加深了我们对供应商参数的怀疑程度。

        为了进一步分析，建立了基于PCB的PDN全网络等效电路图，并且，将上述提供的Cdie和Rdie参数引入电路后，通过观察阻抗波形，发现阻抗峰值出现在527MHz（图中的m4），对于DDR4的2400MT/s工作速率而言，与其最接近的工作频率是480MHz或者600MHz。

        因此，在仿真环境中，通过使用5-bits的周期码型“11100”产生一个480MHz的周期信号，作为worst case激励源用于接下来的信号和电源网络的联合仿真。

        如下图所示，信号仿真中，不仅包含了PDN网络，还引入了DQ[71:0], DQS_c/t[8:0], CK0_c/t[0], A[13:0], WE_n, CAS, RAS, CS0_n等信号，并且，所有数据的收发模型都配置为MAX corner，以确保480MHz激励源可以触发最坏的电源工作情况，电源仿真的结果显示，高频电源纹波的结果为60mV，远远超过了30mV的限制要求。

        为此，通过使用如下的计算公式，结合上述仿真的瞬态工作电流峰值，计算得出符合30mV纹波要求的最小Cdie应该为6.19nF。

        通过与供应商讨论这些已知数据，最终给出正确的Cdie值应该为6.49nF，这与计算值非常地接近，我们将这个值重新带入到前文的PDN电路中，得到PDN阻抗峰值出现在300MHz（图中的m1）。

        为此，在仿真环境中，通过使用8-bits的周期码型“11110000”产生一个300MHz的周期信号，并作为worst case激励源再次用于前文的信号和电源联合仿真电路中。

        最终的电源纹波结果显示，高频电源纹波的结果为29.576mV，已经可以满足30mV的限制要求。

        最后，需要强调的是，Cdie参数不仅会影响到电压纹波，还会影响时间抖动，如下图所示，通过将Cdie从3.29 nF增加到6.49 nF，电压纹波减少51%的同时，抖动减少30%。

        这个案例的研究成果告诫设计者，不要一味地相信供应商所提供的数据，要学会通过查询相关的技术文档和数据，找出足够令人信服的证据，这个过程中，你需要具备：

        1. 学会检查模型的质量报告；

        2. 学会手动对等效电容进行计算；

        3. 学会进行等效电路的搭建。

        本文翻译整理自：

What is Enough? VDDQ Package Power Integrity Analysis With a DDR4 PHY, Benjamin Dannan and James Kuszewski, January 4, 2024

        原文链接：

What is Enough? VDDQ Package Power Integrity Analysis With a DDR4 PHY | Signal Integrity Journal