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输入描述：

输出描述：

参考代码

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描述

 

 

题目描述：    

 

存在两个同步的倍频时钟clk0 clk1,已知clk0是clk1的二倍频，现在要设计一个切换电路，sel选择时候进行切换，要求没有毛刺。

 

 

 

 

信号示意图：

 

 

 

波形示意图：

 

 

 

 

 

 

 

输入描述：

clk0 clk1为时钟

rst为低电平复位

sel 是时钟选择器

输出描述：

clk_out 信号输出

参考代码

`timescale 1ns/1ns

module huawei6(
	input    wire    clk0    ,
	input    wire    clk1    ,
	input    wire    rst     ,
	input    wire    sel     ,
	output   wire    clk_out
);
    reg q0, q1;
    
    always@(negedge clk0 or negedge rst)
        if(!rst)
            q0 <= 0;
        else 
            q0 <= ~sel & ~q1;
    
    always@(negedge clk1 or negedge rst)
        if(!rst) 
            q1 <= 0;
         else 
            q1 <= sel & ~q0;

    assign clk_out = (q0 & clk0) | (q1 & clk1);
    
endmodule