信号名 | 方向 | 描述 |
TxData | IN | 并行数据输入总线 |
TxDataValid | IN | 1：表示cycle数据有效； 0：表示cycle数据无效 |
RxData | OUT | 并行数据输出总线 |
RxValid | OUT | 1：表示符号锁及当RxDataValid有效时，数据有效 |
|
|
|
PHY MODE | IN |
|
PHY STATUS | OUT |
|
SerDesArch | IN | 该信号表示是否使能Serdes架构； |
SRISEnable | IN | 配置PHY是否为了PCIe支持SRIS； |
TxDetectRx/ Loopback | IN | 表示PHY开始接收器检测操作或开始环回； |
TxElecIdle | IN | 除了环回模式，强制Tx输出电空闲 |
Reset | IN | 复位发送器和接收器；该信号为异步信号 |
PowerDown | IN |
|
RxElDetectDisable | IN | 1：表示关闭接收端电空闲逻辑 |
TxCommonModeDisable | IN | 1：表示关闭发送端DC共模逻辑 |
Rate | IN |
|
Width | IN |
|
PCLK Rate | IN |
|
RxStandby | IN |
|
RefClkRequired | IN | 1：表示低功耗模式下可以安全的移除参考时钟 |
|
|
|
PIPE接口基本描述
news2025/1/11 5:42:36
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