1，RTL

参考文献：
1，verilog 中 wire 和reg 的使用
2，解决一个assign问题，assign怎么用，assign有啥物理意义

module a(
clk,
 a,
 b,
 y,
 out
    );
input clk;
input a, b;
output wire y;
output reg out;

reg c, d;

always@(posedge clk)
    begin
        c <= a;
        d <= b;
    end

assign y = c + d;

always@(posedge clk)
    begin
        out <= y;
    end
    
endmodule

2，生成的原理图