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Overview

Chiplet 又称为小芯片。该技术通过将大型SoC划分为更小的芯片，使得每个部分都能采用不同的制程工艺进行生产，因此能够有效提升良率生产效率。

Chiplet 背景

常规的半导体芯片一般都是2D平面工艺，一层膜，一层图案，一层介质实现特定功能，最终形成具备一些功能的芯片。后来芯片为了实现集成度更高，就会在一个Die上设计多个模块功能，有负责计算的部分，通常是数字电路，也要设计负责I／O的部分，通常是模拟电路。

这些模块都在同一片die上面设计好，因此芯片面积都比较大。同时为了追求芯片性能，大家都想采用先进制程，5nm、3nm、1nm，越小越好。但是越小制程难度越大，成本太高，再加上美国作梗，不是所有人都可以用得上5nm。

其实对于芯片，数字电路采用先进制程可以明显提高运算性能，但是模拟电路采用先进制程性能提升并不大，有点浪费。

因此就可以想，把本来一个大的die，切割成两块或者多块。数字电路部分采用新制程，模拟电路采用老制程，这样既简化了设计步骤，又提高了先进制程的利用率，I／O模块也更经济。

另外采用chiplet降低了单位面积内的芯片设计量，可以适当减少芯片集成度，采用14nm的工艺制程说不定可以干5nm的事情。

明白了为什么采用chiplet，但是如何用chiplet，就需要die和die之间的互联了。和我们做电路一样的，芯片之间的互联也需要协议，特别是对于这种先进封装，并没有行业规定，每个芯片厂家设计的金属对接口位置可能都不同，因此急需一个标准的出台。

UCIe

2022年三月份出现的UCIe， 即Universal Chiplet Interconnect Express，是Intel、AMD、ARM、高通、三星、台积电、日月光、Google Cloud、Meta和微软等公司联合推出的 Die－to－Die 互连标准，其主要目的是统一Chiplet（芯粒）之间的互连接口标准，打造一个开放性的Chiplet生态系统。UCIe 在解决 Chiplet 标准化方面具有划时代意义。

到目前为止，已经成功商用的Die－to－Die互连接口协议多达十几种，主要分为串行接口协议和并行接口协议。比较而言，串行接口一般延迟比较大，而并行接口可以做到更低延迟，但也会消耗更多的 Die－to－Die互连管脚；而且因为要尽量保证多组管脚之间延迟的一致，所以每个管脚不易做到高速率。

Chiplet 的挑战

但是 chiplet也有一些难度：

• 切成小 die之后的封装工作会加倍，精度和具体工艺都需要更精密的仪器设备来保证，估计又会被欧美日国家把控着。

• 做成芯片后的测试和原有芯片均不同，叠加后的芯片就像一个黑匣子一样，不容易查找测试异常。

• 另外EDA设计软件也要跟上，国内的设计软件目前很难做好这一块的。

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