- RTL Verilog VHDL HLS等概念
RTL Register Transfer Level，寄存器传输级。它是数字电路设计中的一种抽象层次，描述了电路中寄存器之间的数据传输和逻辑操作。RTL代码通常用Verilog或VHDL语言编写，是后续综合、仿真等工作的基础。
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language 超高速集成电路硬件描述语言。主要是应用在数字电路的设计中。
Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。
Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是很严格，代码更加简洁，更容易上手。
Verilog 不仅定义了语法，还对语法结构都定义了清晰的仿真语义。因此，Verilog 编写的数字模型就能够使用 Verilog 仿真器进行验证。
VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。
Vitis HLS (High Level Synthesis)是 Xilinx 公司重新打造的高层次综合工具，通过添加适当的 directives(制导语句) 和 constrains(约束), 将其 C/C++/System C 代码直接转换成 FPGA RTL( Verilog, VHDL, System C )代码。
- VHDL 最简语法例子
entity ：实体的电路意义相当于器件，在电路原理图上相当于元件符号。
architecture 描述EA的内部逻辑功能，在电路上相当于器件的内部电路结构。符号“<=”是信号赋值符，是信号传递的意思，“y<=a”表示将a获得的信号赋给y输出端.
library ieee;
use ieee.std_logic_1164.all; --库声明
entity TONE is
port(A,B:in std_logic; --实体定义
C:out std_logic);
end TONE;
architecture EX of TONE is --结构体定义
begin
C<=A OR B;
end EX;
详细参考，未列出。
- Verilog 语法简介
参考资料：
https://www.runoob.com/w3cnote/verilog-tutorial.html 初级教程
https://www.runoob.com/w3cnote/verilog2-tutorial.html 高级教程
Verilog比VHDL更流行一点点，也相对底层一点，eco软件往往支持Verilog
module counter10(
//端口定义
input rstn, //复位端，低有效
input clk, //输入时钟
output [3:0] cnt, //计数输出
output cout); //溢出位
reg [3:0] cnt_temp ; //计数器寄存器
//always定义时序逻辑块，在时钟上升沿或复位下降沿触发。
always@(posedge clk or negedge rstn) begin
if(! rstn)begin //复位时，计时归0
cnt_temp <= 4'b0 ; //<位宽>'<进制><数值>
end
else if (cnt_temp==4'd9) begin //计时10个cycle时
cnt_temp <=4'b000;//计时归0
end
else begin //计时加1
cnt_temp <= cnt_temp + 1'b1 ;
end
end
assign cout = (cnt_temp==4'd9) ; //输出周期位
assign cnt = cnt_temp ; //输出实时计时器
endmodule
- 在线仿真Verilog代码
https://hdlbits.01xz.net/wiki/Iverilog
`timescale 1ns / 1ps
module top_module ();
reg clk = 0;
always #5 clk = ~clk; // Create clock with period=10
reg rstn;
wire [3:0] cnt;
wire cout;
initial `probe_start; // Start the timing diagram
`probe(clk); // Probe signal "clk"
`probe(rstn);
`probe(cnt);
`probe(cout);
counter10 inst_counter (
.clk(clk),
.rstn(rstn),
.cnt(cnt),
.cout(cout)
);
initial begin
rstn = 0;
#20 rstn = 1; // 20ns 后撤销复位
#100 $finish; // 仿真 100ns 后结束
end
initial begin
$monitor("Time = %0t, rstn = %b, clk = %b, cnt = %d, cout = %b", $time, rstn, clk, cnt, cout);
end
endmodule
module counter10(
input rstn, //复位端，低有效
input clk, //输入时钟
output [3:0] cnt, //计数输出
output cout); //溢出位
reg [3:0] cnt_temp; //计数器寄存器
always @(posedge clk) begin // 只在时钟上升沿触发
if (!rstn) begin // 复位时，计时归0
cnt_temp <= 4'b0000;
end else begin
if (cnt_temp == 4'd9) begin //计时10个cycle时，计时归0
cnt_temp <= 4'b0000;
end else begin //计时加1
cnt_temp <= cnt_temp + 1'b1;
end
end
end
assign cout = (cnt_temp == 4'd9); //输出周期位
assign cnt = cnt_temp; //输出实时计时器
endmodule
以上代码并不是标准的Verilog，结合在线仿真做了适配变更。说明如下：
为了在时序图中显示信号，定义了三个 Verilog 宏：
probe(signal) : Adds signal to the timing diagram. probe(signal) ：将信号添加到时序图中。
probe_start : Use this inside an initial block to start a new timing diagram probe_start ：在 initial block 中使用 this 来启动新的时序图
probe_stop : Use this inside an initial block to stop the current timing diagram probe_stop ：在 initial 块中使用 this 来停止当前的时序图
运行效果如下：
